JPH10340224A - Ｓｄｒａｍを使用した高性能高帯域幅メモリおよびシステム - Google Patents
Ｓｄｒａｍを使用した高性能高帯域幅メモリおよびシステムInfo
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- JPH10340224A JPH10340224A JP10131744A JP13174498A JPH10340224A JP H10340224 A JPH10340224 A JP H10340224A JP 10131744 A JP10131744 A JP 10131744A JP 13174498 A JP13174498 A JP 13174498A JP H10340224 A JPH10340224 A JP H10340224A
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Abstract
(57)【要約】
【課題】 標準同期ＤＲＡＭ（ＳＤＲＡＭ）チップを使
用して、待ち時間を減少させる、高性能高帯域幅ＲＡＭ
バス・アーキテクチャを提供すること。 【解決手段】 高性能高帯域幅メモリ・バス・アーキテ
クチャ、およびモジュールは、標準の同期ＤＲＡＭ（Ｓ
ＤＲＡＭ）チップ１２を含み、待ち時間およびピンの本
数を減少させる。４本のバス・ピンが、入力コマンドを
データから分離し、並列システム動作を確立する。「パ
ケット」型トランザクションを維持することによって、
独立したメモリ動作を、通常のＳＤＲＡＭ動作に比べて
改善することができる。このアーキテクチャでは、その
バスを、出力データから分離された、コマンド入力とデ
ータ入力に分割する。
用して、待ち時間を減少させる、高性能高帯域幅ＲＡＭ
バス・アーキテクチャを提供すること。 【解決手段】 高性能高帯域幅メモリ・バス・アーキテ
クチャ、およびモジュールは、標準の同期ＤＲＡＭ（Ｓ
ＤＲＡＭ）チップ１２を含み、待ち時間およびピンの本
数を減少させる。４本のバス・ピンが、入力コマンドを
データから分離し、並列システム動作を確立する。「パ
ケット」型トランザクションを維持することによって、
独立したメモリ動作を、通常のＳＤＲＡＭ動作に比べて
改善することができる。このアーキテクチャでは、その
バスを、出力データから分離された、コマンド入力とデ
ータ入力に分割する。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に、ランダム
・アクセス・メモリ（ＲＡＭ）バス・アーキテクチャに
関し、より詳細には、標準の同期ダイナミックＲＡＭ
（ＳＤＲＡＭ）を使用し、入出力（Ｉ／Ｏ）ピンの本数
を最小にしながら、高帯域幅高速のデータ転送を可能に
する、ＲＡＭバス・アーキテクチャに関するものであ
る。
・アクセス・メモリ（ＲＡＭ）バス・アーキテクチャに
関し、より詳細には、標準の同期ダイナミックＲＡＭ
（ＳＤＲＡＭ）を使用し、入出力（Ｉ／Ｏ）ピンの本数
を最小にしながら、高帯域幅高速のデータ転送を可能に
する、ＲＡＭバス・アーキテクチャに関するものであ
る。
【０００２】
【従来の技術】入力されるコマンド、アドレス、および
データを多重化することによってチップ・ピンの本数を
９本にまで減らす、ダイナミック・ランダム・アクセス
・メモリ（ＤＲＡＭ）用の高帯域幅アーキテクチャが提
案されている。たとえば、ウェア（Ｗａｒｅ）他の「Ｄ
ｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏ
ｒｙ Ｓｙｓｔｅｍ」という名称の米国特許出願第５４
３０６７６号、ウェア他の「Ｄｙｎａｍｉｃ Ｒａｎｄ
ｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ Ｓｙｓｔｅｍ」と
いう名称の米国特許出願第５４３４８１７号、およびウ
ェア他の「Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓ
ｓ Ｍｅｍｏｒｙ Ｓｙｓｔｅｍ」という名称の米国特
許出願第５５１１０２４号を参照されたい。
データを多重化することによってチップ・ピンの本数を
９本にまで減らす、ダイナミック・ランダム・アクセス
・メモリ（ＤＲＡＭ）用の高帯域幅アーキテクチャが提
案されている。たとえば、ウェア（Ｗａｒｅ）他の「Ｄ
ｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏ
ｒｙ Ｓｙｓｔｅｍ」という名称の米国特許出願第５４
３０６７６号、ウェア他の「Ｄｙｎａｍｉｃ Ｒａｎｄ
ｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ Ｓｙｓｔｅｍ」と
いう名称の米国特許出願第５４３４８１７号、およびウ
ェア他の「Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓ
ｓ Ｍｅｍｏｒｙ Ｓｙｓｔｅｍ」という名称の米国特
許出願第５５１１０２４号を参照されたい。
【０００３】これらの高帯域幅ＤＲＡＭアーキテクチャ
において、コマンドは、５５３ＭＨＺのクロック速度で
９本のピン上に逐次入力される。「要求パケット」と呼
ばれる制御情報のパケットが、トランザクション動作と
呼ばれる動作中にＤＲＡＭへ転送され、そこに記憶され
る。所定の待ち時間の後、データは５００ＭＨＺの転送
速度で入力または出力される。
において、コマンドは、５５３ＭＨＺのクロック速度で
９本のピン上に逐次入力される。「要求パケット」と呼
ばれる制御情報のパケットが、トランザクション動作と
呼ばれる動作中にＤＲＡＭへ転送され、そこに記憶され
る。所定の待ち時間の後、データは５００ＭＨＺの転送
速度で入力または出力される。
【０００４】要求パケットは、活動化すべきページの装
置、バンク、および行アドレス、読み取るべき８バイト
（オクトバイト）のうちの最初のバイトの列アドレス、
ならびにデータ・パケットを含んでいる。データ・パケ
ットは、入力データおよびデータ・マスキング・コマン
ドを含んでいる。
置、バンク、および行アドレス、読み取るべき８バイト
（オクトバイト）のうちの最初のバイトの列アドレス、
ならびにデータ・パケットを含んでいる。データ・パケ
ットは、入力データおよびデータ・マスキング・コマン
ドを含んでいる。
【０００５】これらのコマンド・トランザクションまた
はデータ・トランザクション中のバス・スイッチング速
度は、システム・バス・ネットに極めて厳しい要件を課
す。ＤＲＡＭとのシステム通信およびハンドシェークが
すべて９ビット・バスを介して行われるので、並列シス
テム動作が困難になる。この高帯域幅アーキテクチャ
は、他の高帯域幅ＲＡＭアーキテクチャよりも高速のデ
ータ転送速度を提供することができるが、バス争奪およ
びバス・ブロッキングによって、システム全体の性能が
低下し、シームレスなデータ転送が妨げられることがあ
る。
はデータ・トランザクション中のバス・スイッチング速
度は、システム・バス・ネットに極めて厳しい要件を課
す。ＤＲＡＭとのシステム通信およびハンドシェークが
すべて９ビット・バスを介して行われるので、並列シス
テム動作が困難になる。この高帯域幅アーキテクチャ
は、他の高帯域幅ＲＡＭアーキテクチャよりも高速のデ
ータ転送速度を提供することができるが、バス争奪およ
びバス・ブロッキングによって、システム全体の性能が
低下し、シームレスなデータ転送が妨げられることがあ
る。
【０００６】
【発明が解決しようとする課題】したがって、本発明の
一目的は、標準の同期ＤＲＡＭ（ＳＤＲＡＭ）チップを
使用して、待ち時間を減少させる、高性能高帯域幅ＲＡ
Ｍバス・アーキテクチャを提供することである。
一目的は、標準の同期ＤＲＡＭ（ＳＤＲＡＭ）チップを
使用して、待ち時間を減少させる、高性能高帯域幅ＲＡ
Ｍバス・アーキテクチャを提供することである。
【０００７】本発明のもう１つの目的は、標準のＳＤＲ
ＡＭチップを使用して、高帯域幅高性能かつシームレス
なデータを提供しながら、入出力ピンの本数を最小にす
る、インタフェース・プロトコルを提供することであ
る。
ＡＭチップを使用して、高帯域幅高性能かつシームレス
なデータを提供しながら、入出力ピンの本数を最小にす
る、インタフェース・プロトコルを提供することであ
る。
【０００８】
【課題を解決するための手段】本発明によると、入力コ
マンドは、データから分離される。こうして、本発明の
アーキテクチャは、「パケット」型トランザクションを
維持しながら、並列システムおよびシームレスなデータ
動作に適合する。独立メモリ動作が、通常のＳＤＲＡＭ
動作に比べて改善される。
マンドは、データから分離される。こうして、本発明の
アーキテクチャは、「パケット」型トランザクションを
維持しながら、並列システムおよびシームレスなデータ
動作に適合する。独立メモリ動作が、通常のＳＤＲＡＭ
動作に比べて改善される。
【０００９】本発明によるＲＡＭアーキテクチャは、最
新式のランダム・アクセス・メモリ（ＲＡＭ）バス・ア
ーキテクチャと同様の、分離したコマンド／アドレス入
力、データ入力、およびデータ出力を含む。ただし、信
号および入出力の数を最小にするため、本発明のアーキ
テクチャでは、システム性能に悪影響を及ぼすことがあ
るバス争奪を回避するために、「パケット」命令セット
を維持する。
新式のランダム・アクセス・メモリ（ＲＡＭ）バス・ア
ーキテクチャと同様の、分離したコマンド／アドレス入
力、データ入力、およびデータ出力を含む。ただし、信
号および入出力の数を最小にするため、本発明のアーキ
テクチャでは、システム性能に悪影響を及ぼすことがあ
るバス争奪を回避するために、「パケット」命令セット
を維持する。
【００１０】このインタフェース論理は、ＳＤＲＡＭチ
ップに電気的に非常に近接して配置し、あるいはプロセ
ッサまたは制御装置中に含まれる、特定用途向け集積回
路（ＡＳＩＣ）チップの中に入れることができる。
ップに電気的に非常に近接して配置し、あるいはプロセ
ッサまたは制御装置中に含まれる、特定用途向け集積回
路（ＡＳＩＣ）チップの中に入れることができる。
【００１１】
【発明の実施の形態】次に、図面、特に図１を参照する
と、本発明のバス・アーキテクチャのカード・レベルの
実施態様であるメモリ・モジュールが示されている。こ
のモジュールは、たとえば、４個の標準ＳＤＲＡＭチッ
プと、ＳＤＲＡＭチップ以外に図１のすべての論理回路
およびレジスタを含む特定用途向け集積回路（ＡＳＩ
Ｃ）チップから構築することができる。あるいは、この
モジュールは、モジュール、ＡＳＩＣ、およびＳＤＲＡ
Ｍのすべての機能をその中で実施した単一のチップとし
てもよい。
と、本発明のバス・アーキテクチャのカード・レベルの
実施態様であるメモリ・モジュールが示されている。こ
のモジュールは、たとえば、４個の標準ＳＤＲＡＭチッ
プと、ＳＤＲＡＭチップ以外に図１のすべての論理回路
およびレジスタを含む特定用途向け集積回路（ＡＳＩ
Ｃ）チップから構築することができる。あるいは、この
モジュールは、モジュール、ＡＳＩＣ、およびＳＤＲＡ
Ｍのすべての機能をその中で実施した単一のチップとし
てもよい。
【００１２】図２は、システム・クロッキングに関する
４本の制御ピンへのアドレス／コマンド転送を示す。要
求パケットは、高速バス・ネットワーク（典型的には５
００ＭＨＺ）を介してアドレス／コマンド入力およびデ
ータ入出力へ渡される。チップ転送は、入力クロックの
立上りおよび立下りエッジ（ＲＸＣＬＫ、ＴＸＣＬＫ）
とＣＳの両方によってトリガされる。
４本の制御ピンへのアドレス／コマンド転送を示す。要
求パケットは、高速バス・ネットワーク（典型的には５
００ＭＨＺ）を介してアドレス／コマンド入力およびデ
ータ入出力へ渡される。チップ転送は、入力クロックの
立上りおよび立下りエッジ（ＲＸＣＬＫ、ＴＸＣＬＫ）
とＣＳの両方によってトリガされる。
【００１３】図１に示した例では、６４メガビット（Ｍ
ｂ）のＲＡＭモジュール１０は、４個の１６Ｍｂ ＳＤ
ＲＡＭ１１1−１１4を含む。４個の１６Ｍｂ ＳＤＲＡ
Ｍ１１1−１１4はそれぞれ、４個のバンクを有する。本
発明によると、４個のＳＤＲＡＭ各々のバンクを４バー
スト動作で並列に活動化することによって、他の高帯域
幅アーキテクチャのそれに匹敵する、ページの縦の長さ
およびデータの帯域幅が維持される。図４の（Ａ）にお
いて、読取り動作中、コマンド制御装置１９およびアド
レス制御装置１８が、たとえば４個のＳＤＲＡＭ１１1
−１１4すべてのバンク０からデータを選択し、それが
４×１６レジスタ１２1−１２4にそれぞれ渡される。
ｂ）のＲＡＭモジュール１０は、４個の１６Ｍｂ ＳＤ
ＲＡＭ１１1−１１4を含む。４個の１６Ｍｂ ＳＤＲＡ
Ｍ１１1−１１4はそれぞれ、４個のバンクを有する。本
発明によると、４個のＳＤＲＡＭ各々のバンクを４バー
スト動作で並列に活動化することによって、他の高帯域
幅アーキテクチャのそれに匹敵する、ページの縦の長さ
およびデータの帯域幅が維持される。図４の（Ａ）にお
いて、読取り動作中、コマンド制御装置１９およびアド
レス制御装置１８が、たとえば４個のＳＤＲＡＭ１１1
−１１4すべてのバンク０からデータを選択し、それが
４×１６レジスタ１２1−１２4にそれぞれ渡される。
【００１４】一度データがロードされると、一時に２バ
イトが各レジスタ１２1−１２4から６４ビット・バス１
３上へ渡される。マルチプレクサ１４は、６４ビット・
バス１３からの８ブロックの１つとして各バイトを同期
して選択する。これらの８ブロックは、データ入出力バ
スへ逐次クロックされる。データはパイプライン処理さ
れているレジスタ１２1−１２4から６４ビット・バス１
３を介してマルチプレクサ１４へデータを転送するのと
並列に、次データ・ブロックをＳＤＲＡＭ１１ 1−１１4
から読み取り、レジスタ１２1−１２4の入力に渡すこと
ができる。この次ブロックは記憶され、次いで先入れ先
出し（ＦＩＦＯ）式に出される。
イトが各レジスタ１２1−１２4から６４ビット・バス１
３上へ渡される。マルチプレクサ１４は、６４ビット・
バス１３からの８ブロックの１つとして各バイトを同期
して選択する。これらの８ブロックは、データ入出力バ
スへ逐次クロックされる。データはパイプライン処理さ
れているレジスタ１２1−１２4から６４ビット・バス１
３を介してマルチプレクサ１４へデータを転送するのと
並列に、次データ・ブロックをＳＤＲＡＭ１１ 1−１１4
から読み取り、レジスタ１２1−１２4の入力に渡すこと
ができる。この次ブロックは記憶され、次いで先入れ先
出し（ＦＩＦＯ）式に出される。
【００１５】要求パケット・コマンドの間、コマンドお
よびアドレスは逐次ロードされる。コマンドは、３２ビ
ット・バス上に多重化解除されて、アドレス制御装置１
８および制御論理機構１９のための並列命令フォーマッ
トを生成する。制御論理機構１９は、並列動作のために
従来の（Ｊｅｄｅｃ標準）ＳＤＲＡＭを制御する。
よびアドレスは逐次ロードされる。コマンドは、３２ビ
ット・バス上に多重化解除されて、アドレス制御装置１
８および制御論理機構１９のための並列命令フォーマッ
トを生成する。制御論理機構１９は、並列動作のために
従来の（Ｊｅｄｅｃ標準）ＳＤＲＡＭを制御する。
【００１６】図３は、図２と同様、コマンド制御装置１
９のための典型的なデータ入出力パケット・シーケンス
のタイミング図である。図４の（Ｂ）において、書込み
動作中、高速クロックが、デマルチプレクサ１７を介し
て３２ビット・バス１６上へ、アドレスおよびコマンド
制御情報を逐次ロードするのと並列に、デマルチプレク
サ１５を介して６４ビット・バス１３へ数バイトのデー
タを逐次クロックする。３２ビット・バス１６からの開
始アドレスおよびコマンドは、ＳＤＲＡＭハンドシェー
キング・プロトコルの遵守を維持する、アドレス制御装
置１８およびコマンド制御装置１９に記憶される。
９のための典型的なデータ入出力パケット・シーケンス
のタイミング図である。図４の（Ｂ）において、書込み
動作中、高速クロックが、デマルチプレクサ１７を介し
て３２ビット・バス１６上へ、アドレスおよびコマンド
制御情報を逐次ロードするのと並列に、デマルチプレク
サ１５を介して６４ビット・バス１３へ数バイトのデー
タを逐次クロックする。３２ビット・バス１６からの開
始アドレスおよびコマンドは、ＳＤＲＡＭハンドシェー
キング・プロトコルの遵守を維持する、アドレス制御装
置１８およびコマンド制御装置１９に記憶される。
【００１７】コマンド制御装置１９は、コマンドを復号
し、レジスタ１２1−１２4、マルチプレクサ１４、デマ
ルチプレクサ１５、１７、およびＳＤＲＡＭ１１1−１
１4に発行する。コマンド制御装置１９はまた、デマル
チプレクサ１５を介してデータ入出力バスと６４ビット
・バス１３の間でデータを操向（ｓｔｅｅｒ）する。
し、レジスタ１２1−１２4、マルチプレクサ１４、デマ
ルチプレクサ１５、１７、およびＳＤＲＡＭ１１1−１
１4に発行する。コマンド制御装置１９はまた、デマル
チプレクサ１５を介してデータ入出力バスと６４ビット
・バス１３の間でデータを操向（ｓｔｅｅｒ）する。
【００１８】チップ選択（ＣＳ）信号は、コマンド・デ
マルチプレクサ１７を使用可能にし、３２ビット・バス
１６上へのコマンドのロードを開始する。一度３２ビッ
ト・バス１６からロードされると、制御装置１８および
１９は独立に、３２バイト・データ（各ＳＤＲＡＭ１１
1−１１4から８バイトずつ）を転送するため、ＳＤＲＡ
Ｍ１１1−１１4における位置を選択し、選択された位置
にアクセスする。３２ビット・アドレス／コマンド・バ
ス１６は、１６アドレス・ビットおよび１６コマンド・
ビットを含む。
マルチプレクサ１７を使用可能にし、３２ビット・バス
１６上へのコマンドのロードを開始する。一度３２ビッ
ト・バス１６からロードされると、制御装置１８および
１９は独立に、３２バイト・データ（各ＳＤＲＡＭ１１
1−１１4から８バイトずつ）を転送するため、ＳＤＲＡ
Ｍ１１1−１１4における位置を選択し、選択された位置
にアクセスする。３２ビット・アドレス／コマンド・バ
ス１６は、１６アドレス・ビットおよび１６コマンド・
ビットを含む。
【００１９】コマンドには、以下のものが含まれ得る
が、それだけに限られるものではない。 １）Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｓｅｔ（モード・レ
ジスタ・セット） ２）Ｂａｎｋ Ａｃｔｉｖｅ（バンク・アクティブ） ３）Ｂａｎｋ Ｐｒｅｃｈａｒｇｅ（バンク・プレチャ
ージ） ４）Ｒｅａｄ（読取り） ５）Ｒｅａｄ ｗｉｔｈ Ａｕｔｏ ｐｒｅｃｈａｒｇ
ｅ（自動プレチャージを伴う読取り） ６）Ｗｒｉｔｅ（書込み） ７）Ｗｒｉｔｅ ｗｉｔｈ Ａｕｔｏ ｐｒｅｃｈａｒ
ｇｅ（自動プレチャージを伴う書込み） ８）Ｂａｎｋ Ａｃｔｉｖａｔｅ／Ｒｅａｄ（バンク活
動化／読取り） ９）Ｂａｎｋ Ａｃｔｉｖａｔｅ／Ｗｒｉｔｅ（バンク
活動化／書込み） １０）Ｐｒｅｃｈａｒｇｅ／Ｂａｎｋ Ａｃｔｉｖａｔ
ｅ／Ｒｅａｄ（プレチャージ／バンク活動化／読取り） １１）Ｐｒｅｃｈａｒｇｅ／Ｂａｎｋ Ａｃｔｉｖａｔ
ｅ／Ｗｒｉｔｅ（プレチャージ／バンク活動化／書込
み） １２）Ａｕｔｏ−Ｒｅｆｒｅｓｈ（自動リフレッシュ） １３）Ｓｅｌｆ−Ｒｅｆｒｅｓｈ（自己リフレッシュ） １４）Ｐｏｗｅｒ Ｄｏｗｎ（パワー・ダウン） １５）Ｐｏｗｅｒ Ｕｐ（パワー・アップ） １６）Ｄａｔａ Ｍａｓｋｉｎｇ（データ・マスキン
グ）
が、それだけに限られるものではない。 １）Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｓｅｔ（モード・レ
ジスタ・セット） ２）Ｂａｎｋ Ａｃｔｉｖｅ（バンク・アクティブ） ３）Ｂａｎｋ Ｐｒｅｃｈａｒｇｅ（バンク・プレチャ
ージ） ４）Ｒｅａｄ（読取り） ５）Ｒｅａｄ ｗｉｔｈ Ａｕｔｏ ｐｒｅｃｈａｒｇ
ｅ（自動プレチャージを伴う読取り） ６）Ｗｒｉｔｅ（書込み） ７）Ｗｒｉｔｅ ｗｉｔｈ Ａｕｔｏ ｐｒｅｃｈａｒ
ｇｅ（自動プレチャージを伴う書込み） ８）Ｂａｎｋ Ａｃｔｉｖａｔｅ／Ｒｅａｄ（バンク活
動化／読取り） ９）Ｂａｎｋ Ａｃｔｉｖａｔｅ／Ｗｒｉｔｅ（バンク
活動化／書込み） １０）Ｐｒｅｃｈａｒｇｅ／Ｂａｎｋ Ａｃｔｉｖａｔ
ｅ／Ｒｅａｄ（プレチャージ／バンク活動化／読取り） １１）Ｐｒｅｃｈａｒｇｅ／Ｂａｎｋ Ａｃｔｉｖａｔ
ｅ／Ｗｒｉｔｅ（プレチャージ／バンク活動化／書込
み） １２）Ａｕｔｏ−Ｒｅｆｒｅｓｈ（自動リフレッシュ） １３）Ｓｅｌｆ−Ｒｅｆｒｅｓｈ（自己リフレッシュ） １４）Ｐｏｗｅｒ Ｄｏｗｎ（パワー・ダウン） １５）Ｐｏｗｅｒ Ｕｐ（パワー・アップ） １６）Ｄａｔａ Ｍａｓｋｉｎｇ（データ・マスキン
グ）
【００２０】この好ましい実施形態のバス・アーキテク
チャは、単一のチップでも、またカード上にあってもよ
く、多重化のためのＡＳＩＣを備える標準のＳＤＲＡＭ
チップを含み、今日の部品で次世代ＳＤＲＡＭの性能を
提供する。あるいは、高速メモリ動作のため、マルチプ
レクサ、制御装置、レジスタなど、好ましい実施形態に
おけるすべての論理機能を標準のプロセッサ上に集積す
ることもできる。非常に高速のデータ・アクセス速度と
低い待ち時間を得るため、標準のＳＤＲＡＭをこの集積
プロセッサに電気的に近い位置に配置することもでき
る。
チャは、単一のチップでも、またカード上にあってもよ
く、多重化のためのＡＳＩＣを備える標準のＳＤＲＡＭ
チップを含み、今日の部品で次世代ＳＤＲＡＭの性能を
提供する。あるいは、高速メモリ動作のため、マルチプ
レクサ、制御装置、レジスタなど、好ましい実施形態に
おけるすべての論理機能を標準のプロセッサ上に集積す
ることもできる。非常に高速のデータ・アクセス速度と
低い待ち時間を得るため、標準のＳＤＲＡＭをこの集積
プロセッサに電気的に近い位置に配置することもでき
る。
【００２１】図５は、本発明による第１の好ましい実施
形態である、ＳＹＮＣＢＵＳアーキテクチャのシステム
・ブロック図である。図５の第１の好ましい実施形態の
システムにおいては、ＡＳＩＣ２０が、４個の個別ＳＤ
ＲＡＭチップ２１1−２１4をプロセッサ２２に結合して
いる。したがって、ＡＳＩＣ２０は図１の全ての論理を
含み、ＳＤＲＡＭ２１1−２１4がＳＤＲＡＭ１１1−１
１4に対応する。ＡＳＩＣ２０およびＳＤＲＡＭ１１1−
１１4は、システム・ボード上にあってもよく、個々の
カードまたはモジュールでもよい。
形態である、ＳＹＮＣＢＵＳアーキテクチャのシステム
・ブロック図である。図５の第１の好ましい実施形態の
システムにおいては、ＡＳＩＣ２０が、４個の個別ＳＤ
ＲＡＭチップ２１1−２１4をプロセッサ２２に結合して
いる。したがって、ＡＳＩＣ２０は図１の全ての論理を
含み、ＳＤＲＡＭ２１1−２１4がＳＤＲＡＭ１１1−１
１4に対応する。ＡＳＩＣ２０およびＳＤＲＡＭ１１1−
１１4は、システム・ボード上にあってもよく、個々の
カードまたはモジュールでもよい。
【００２２】図６は、本発明による第２の好ましい実施
形態である、ＲＡＭバス・アーキテクチャのシステム・
ブロック図である。図６の第２の好ましい実施システム
においては、プロセッサ３０が、マイクロプロセッサ３
０と一体の高帯域幅インタフェース３２を介して、直接
ＳＤＲＡＭ３１1−３１4に結合されている。高帯域幅イ
ンタフェース３２は、図５でＡＳＩＣ２０によって提供
されるものと実質上同じ機能を含む。
形態である、ＲＡＭバス・アーキテクチャのシステム・
ブロック図である。図６の第２の好ましい実施システム
においては、プロセッサ３０が、マイクロプロセッサ３
０と一体の高帯域幅インタフェース３２を介して、直接
ＳＤＲＡＭ３１1−３１4に結合されている。高帯域幅イ
ンタフェース３２は、図５でＡＳＩＣ２０によって提供
されるものと実質上同じ機能を含む。
【００２３】要約すると、本発明のバス・アーキテクチ
ャは、標準のＳＤＲＡＭチップを使用して実施すること
ができる、改良型の高帯域幅ＲＡＭアーキテクチャであ
る。本発明では、コマンド・バスはデータ・バスから分
離しており、同時に、並列システム動作を可能にするた
め、入出力ピンの本数が最小になっている。本発明では
アドレス／コマンド・バスがデータ入出力バスから分離
しているため、パケット全体が完全にロードされる前
に、命令の実行がメモリ・アクセスを開始することがで
き、アクセス待ち時間が最小になる。これとは対照的
に、従来技術の高帯域幅アーキテクチャは、メモリ・ア
クセスを開始する前に命令パケットを完全にロードする
ことが必要である。したがって、本発明は、待ち時間を
最小にして、高周波数でシームレスな複数ページのデー
タ転送を提供する。
ャは、標準のＳＤＲＡＭチップを使用して実施すること
ができる、改良型の高帯域幅ＲＡＭアーキテクチャであ
る。本発明では、コマンド・バスはデータ・バスから分
離しており、同時に、並列システム動作を可能にするた
め、入出力ピンの本数が最小になっている。本発明では
アドレス／コマンド・バスがデータ入出力バスから分離
しているため、パケット全体が完全にロードされる前
に、命令の実行がメモリ・アクセスを開始することがで
き、アクセス待ち時間が最小になる。これとは対照的
に、従来技術の高帯域幅アーキテクチャは、メモリ・ア
クセスを開始する前に命令パケットを完全にロードする
ことが必要である。したがって、本発明は、待ち時間を
最小にして、高周波数でシームレスな複数ページのデー
タ転送を提供する。
【００２４】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００２５】（１）複数の多重バンク同期ダイナミック
・ランダム・アクセス・メモリ（ＳＤＲＡＭ）と、各レ
ジスタが対応する前記多重バンクＳＤＲＡＭと第１メモ
リ・バスとの間に結合され、各レジスタと前記対応する
多重バンクＳＤＲＡＭの間でデータが転送される、複数
のレジスタと、読取り動作中、マルチプレクサを介して
前記レジスタからデータ入出力バスへデータが転送され
るように、前記第１メモリ・バスを前記入出力バスに結
合するマルチプレクサと、書込み動作中、第１デマルチ
プレクサを介して前記入出力バスから前記レジスタへデ
ータが転送されるように、前記入出力バスを前記第１メ
モリ・バスに結合する第１デマルチプレクサと、読取り
動作または書込み動作中、第２デマルチプレクサを介し
てアドレス／コマンド・バスから第２メモリ・バスへア
ドレスおよびコマンドが転送されるように、前記アドレ
ス／コマンド・バスを、前記第１メモリ・バスより小さ
い幅を有する第２メモリ・バスに結合する、第２デマル
チプレクサと、前記第２メモリ・バスに接続され、前記
第２メモリ・バスからアドレスを受け取って記憶するア
ドレス制御装置と、前記第２メモリ・バスに接続され、
前記第２メモリ・バスからコマンドを受け取って記憶す
るコマンド制御装置とを備え、前記アドレス制御装置お
よび前記コマンド制御装置が、データを入力または出力
するために、ＳＤＲＡＭを独立に活動化する、高性能高
帯域幅メモリ。 （２）前記アドレス制御装置および前記コマンド制御装
置が、前記アドレスおよびコマンドをすべて受け取って
記憶する前に、ＳＤＲＡＭの活動化を開始する、上記
（１）に記載の高性能高帯域幅メモリ。 （３）前記メモリが、単一の集積回路チップ中にある、
上記（１）に記載の高性能高帯域幅メモリ。 （４）前記マルチプレクサ、第１デマルチプレクサ、第
２デマルチプレクサ、アドレス制御装置およびコマンド
制御装置がプロセッサに含まれ、前記ＳＤＲＡＭが前記
プロセッサに非常に近接するＳＤＲＡＭチップである、
上記（１）に記載の高性能高帯域幅メモリ。 （５）前記複数のレジスタが前記プロセッサに含まれ
る、上記（４）に記載の高性能高帯域幅メモリ。 （６）さらに、前記第２デマルチプレクサがイネーブル
信号を含み、前記イネーブル信号が、前記受け取ったア
ドレスおよびコマンド制御情報を前記第２メモリ・バス
に渡すことを開始する、上記（１）に記載の高性能高帯
域幅メモリ。 （７）上記（６）に記載の前記高性能高帯域幅メモリが
メモリ・モジュールであり、高性能高帯域幅メモリ・シ
ステムが、前記イネーブル信号によって独立に選択され
る複数の前記メモリ・モジュールを含む、高性能高帯域
幅メモリ・システム。 （８）前記メモリ・モジュールの各々が高性能高帯域幅
メモリ・チップである、上記（７）に記載の高性能メモ
リ・システム。 （９）前記メモリ・モジュールの各々が高性能高帯域幅
メモリ・カードである、上記（７）に記載の高性能メモ
リ・システム。 （１０）複数の多重バンク同期ダイナミック・ランダム
・アクセス・メモリ（ＳＤＲＡＭ）と、前記ＳＤＲＡＭ
から読み取られるデータまたは前記ＳＤＲＡＭへ書き込
むべきデータを受け取るための、前記多重バンクＳＤＲ
ＡＭの各々について１つずつ対応した、複数のレジスタ
と、前記複数のレジスタに接続され、前記レジスタから
読み取られるデータを受け取り、または前記レジスタへ
データを入力する第１メモリ・バスと、データ入出力バ
スに接続され、前記第１メモリ・バスを介して前記レジ
スタと第１デマルチプレクサとの間をデータが転送され
る間、より大量のデータが先入れ先出し（ＦＩＦＯ）式
に前記ＳＤＲＡＭから前記レジスタへ読み取ることがで
きるように、前記第１メモリ・バス上のデータを、所定
数のビットまで多重化し、これらのビットを前記入出力
バスにクロックする、マルチプレクサと、書込み動作
中、高速クロックに応答して前記入出力バスからデータ
を受け取り、前記受け取ったデータを前記第１メモリ・
バス上に置く、第１デマルチプレクサと、前記第１メモ
リ・バスより小さい幅を有する、第２メモリ・バスと、
前記第２メモリ・バスに接続され、アドレス／コマンド
・バスからアドレスおよびコマンド制御情報を受け取
り、前記受け取ったアドレスおよびコマンド制御情報を
前記第２メモリ・バスに渡す、第２デマルチプレクサ
と、前記第２メモリ・バスに接続され、適切なＳＤＲＡ
Ｍハンドシェーク動作を維持するため、アドレス装置お
よびコマンド装置に記憶されているアドレスおよびコマ
ンドを起動し、一度ロードされると、データを入力また
は出力するために、アドレス制御装置およびコマンド制
御装置が独立にＳＤＲＡＭを活動化する、アドレス制御
装置およびコマンド制御装置とを含む、高性能高帯域幅
メモリ・バス・アーキテクチャのシステム。 （１１）さらに、前記第２デマルチプレクサを使用可能
にするイネーブル信号を含み、前記イネーブル信号が、
前記受け取ったアドレスおよびコマンド制御情報を前記
第２メモリ・バスに渡すことを開始する、上記（１０）
に記載の高性能高帯域幅メモリ・バス・アーキテクチャ
のシステム。 （１２）前記アドレス制御装置および前記コマンド制御
装置が、前記アドレスおよびコマンドの記憶が完了する
前に、前記ＳＤＲＡＭの活動化を開始する、上記（１
０）に記載の高性能高帯域幅メモリ・バス・アーキテク
チャのシステム。
・ランダム・アクセス・メモリ（ＳＤＲＡＭ）と、各レ
ジスタが対応する前記多重バンクＳＤＲＡＭと第１メモ
リ・バスとの間に結合され、各レジスタと前記対応する
多重バンクＳＤＲＡＭの間でデータが転送される、複数
のレジスタと、読取り動作中、マルチプレクサを介して
前記レジスタからデータ入出力バスへデータが転送され
るように、前記第１メモリ・バスを前記入出力バスに結
合するマルチプレクサと、書込み動作中、第１デマルチ
プレクサを介して前記入出力バスから前記レジスタへデ
ータが転送されるように、前記入出力バスを前記第１メ
モリ・バスに結合する第１デマルチプレクサと、読取り
動作または書込み動作中、第２デマルチプレクサを介し
てアドレス／コマンド・バスから第２メモリ・バスへア
ドレスおよびコマンドが転送されるように、前記アドレ
ス／コマンド・バスを、前記第１メモリ・バスより小さ
い幅を有する第２メモリ・バスに結合する、第２デマル
チプレクサと、前記第２メモリ・バスに接続され、前記
第２メモリ・バスからアドレスを受け取って記憶するア
ドレス制御装置と、前記第２メモリ・バスに接続され、
前記第２メモリ・バスからコマンドを受け取って記憶す
るコマンド制御装置とを備え、前記アドレス制御装置お
よび前記コマンド制御装置が、データを入力または出力
するために、ＳＤＲＡＭを独立に活動化する、高性能高
帯域幅メモリ。 （２）前記アドレス制御装置および前記コマンド制御装
置が、前記アドレスおよびコマンドをすべて受け取って
記憶する前に、ＳＤＲＡＭの活動化を開始する、上記
（１）に記載の高性能高帯域幅メモリ。 （３）前記メモリが、単一の集積回路チップ中にある、
上記（１）に記載の高性能高帯域幅メモリ。 （４）前記マルチプレクサ、第１デマルチプレクサ、第
２デマルチプレクサ、アドレス制御装置およびコマンド
制御装置がプロセッサに含まれ、前記ＳＤＲＡＭが前記
プロセッサに非常に近接するＳＤＲＡＭチップである、
上記（１）に記載の高性能高帯域幅メモリ。 （５）前記複数のレジスタが前記プロセッサに含まれ
る、上記（４）に記載の高性能高帯域幅メモリ。 （６）さらに、前記第２デマルチプレクサがイネーブル
信号を含み、前記イネーブル信号が、前記受け取ったア
ドレスおよびコマンド制御情報を前記第２メモリ・バス
に渡すことを開始する、上記（１）に記載の高性能高帯
域幅メモリ。 （７）上記（６）に記載の前記高性能高帯域幅メモリが
メモリ・モジュールであり、高性能高帯域幅メモリ・シ
ステムが、前記イネーブル信号によって独立に選択され
る複数の前記メモリ・モジュールを含む、高性能高帯域
幅メモリ・システム。 （８）前記メモリ・モジュールの各々が高性能高帯域幅
メモリ・チップである、上記（７）に記載の高性能メモ
リ・システム。 （９）前記メモリ・モジュールの各々が高性能高帯域幅
メモリ・カードである、上記（７）に記載の高性能メモ
リ・システム。 （１０）複数の多重バンク同期ダイナミック・ランダム
・アクセス・メモリ（ＳＤＲＡＭ）と、前記ＳＤＲＡＭ
から読み取られるデータまたは前記ＳＤＲＡＭへ書き込
むべきデータを受け取るための、前記多重バンクＳＤＲ
ＡＭの各々について１つずつ対応した、複数のレジスタ
と、前記複数のレジスタに接続され、前記レジスタから
読み取られるデータを受け取り、または前記レジスタへ
データを入力する第１メモリ・バスと、データ入出力バ
スに接続され、前記第１メモリ・バスを介して前記レジ
スタと第１デマルチプレクサとの間をデータが転送され
る間、より大量のデータが先入れ先出し（ＦＩＦＯ）式
に前記ＳＤＲＡＭから前記レジスタへ読み取ることがで
きるように、前記第１メモリ・バス上のデータを、所定
数のビットまで多重化し、これらのビットを前記入出力
バスにクロックする、マルチプレクサと、書込み動作
中、高速クロックに応答して前記入出力バスからデータ
を受け取り、前記受け取ったデータを前記第１メモリ・
バス上に置く、第１デマルチプレクサと、前記第１メモ
リ・バスより小さい幅を有する、第２メモリ・バスと、
前記第２メモリ・バスに接続され、アドレス／コマンド
・バスからアドレスおよびコマンド制御情報を受け取
り、前記受け取ったアドレスおよびコマンド制御情報を
前記第２メモリ・バスに渡す、第２デマルチプレクサ
と、前記第２メモリ・バスに接続され、適切なＳＤＲＡ
Ｍハンドシェーク動作を維持するため、アドレス装置お
よびコマンド装置に記憶されているアドレスおよびコマ
ンドを起動し、一度ロードされると、データを入力また
は出力するために、アドレス制御装置およびコマンド制
御装置が独立にＳＤＲＡＭを活動化する、アドレス制御
装置およびコマンド制御装置とを含む、高性能高帯域幅
メモリ・バス・アーキテクチャのシステム。 （１１）さらに、前記第２デマルチプレクサを使用可能
にするイネーブル信号を含み、前記イネーブル信号が、
前記受け取ったアドレスおよびコマンド制御情報を前記
第２メモリ・バスに渡すことを開始する、上記（１０）
に記載の高性能高帯域幅メモリ・バス・アーキテクチャ
のシステム。 （１２）前記アドレス制御装置および前記コマンド制御
装置が、前記アドレスおよびコマンドの記憶が完了する
前に、前記ＳＤＲＡＭの活動化を開始する、上記（１
０）に記載の高性能高帯域幅メモリ・バス・アーキテク
チャのシステム。
【図１】好ましい実施形態の高帯域幅インタフェース／
制御装置によって制御される、４個のＳＤＲＡＭのブロ
ック図である。
制御装置によって制御される、４個のＳＤＲＡＭのブロ
ック図である。
【図２】図１の好ましい実施形態について、コマンド／
アドレス・パケットの受取りを示すタイミング図であ
る。
アドレス・パケットの受取りを示すタイミング図であ
る。
【図３】図１の好ましい実施形態について、データ・パ
ケットの受取りを示すタイミング図である。
ケットの受取りを示すタイミング図である。
【図４】図１の好ましい実施形態についての、パケット
転送のタイミング図である。
転送のタイミング図である。
【図５】本発明による第１の好ましい実施形態のＲＡＭ
バス・アーキテクチャのシステム・ブロック図である。
バス・アーキテクチャのシステム・ブロック図である。
【図６】本発明による第２の好ましい実施形態のＲＡＭ
バス・アーキテクチャのシステム・ブロック図である。
バス・アーキテクチャのシステム・ブロック図である。
１０ ＲＡＭモジュール １１1 ＳＤＲＡＭ １１2 ＳＤＲＡＭ １１3 ＳＤＲＡＭ １１4 ＳＤＲＡＭ １２1 レジスタ １２2 レジスタ １２3 レジスタ １２4 レジスタ １３ ６４ビット・バス １４ マルチプレクサ １５ デマルチプレクサ １６ ３２ビット・バス １７ デマルチプレクサ １８ アドレス制御装置 １９ コマンド制御装置 ２０ ＡＳＩＣ ２１1 ＳＤＲＡＭ ２１2 ＳＤＲＡＭ ２１3 ＳＤＲＡＭ ２１4 ＳＤＲＡＭ ２２ プロセッサ ３０ プロセッサ ３１1 ＳＤＲＡＭ ３１2 ＳＤＲＡＭ ３１3 ＳＤＲＡＭ ３１4 ＳＤＲＡＭ ３２ 高帯域幅インタフェース
───────────────────────────────────────────────────── フロントページの続き (72)発明者 エリック・エル・ヘドバーグ アメリカ合衆国05452 バーモント州エセ ックス・ジャンクション ラング・ドライ ブ 20
Claims (12)
- 【請求項１】複数の多重バンク同期ダイナミック・ラン
ダム・アクセス・メモリ（ＳＤＲＡＭ）と、 各レジスタが対応する前記多重バンクＳＤＲＡＭと第１
メモリ・バスとの間に結合され、各レジスタと前記対応
する多重バンクＳＤＲＡＭの間でデータが転送される、
複数のレジスタと、 読取り動作中、マルチプレクサを介して前記レジスタか
らデータ入出力バスへデータが転送されるように、前記
第１メモリ・バスを前記入出力バスに結合するマルチプ
レクサと、 書込み動作中、第１デマルチプレクサを介して前記入出
力バスから前記レジスタへデータが転送されるように、
前記入出力バスを前記第１メモリ・バスに結合する第１
デマルチプレクサと、 読取り動作または書込み動作中、第２デマルチプレクサ
を介してアドレス／コマンド・バスから第２メモリ・バ
スへアドレスおよびコマンドが転送されるように、前記
アドレス／コマンド・バスを、前記第１メモリ・バスよ
り小さい幅を有する第２メモリ・バスに結合する、第２
デマルチプレクサと、 前記第２メモリ・バスに接続され、前記第２メモリ・バ
スからアドレスを受け取って記憶するアドレス制御装置
と、 前記第２メモリ・バスに接続され、前記第２メモリ・バ
スからコマンドを受け取って記憶するコマンド制御装置
とを備え、前記アドレス制御装置および前記コマンド制
御装置が、データを入力または出力するために、ＳＤＲ
ＡＭを独立に活動化する、高性能高帯域幅メモリ。 - 【請求項２】前記アドレス制御装置および前記コマンド
制御装置が、前記アドレスおよびコマンドをすべて受け
取って記憶する前に、ＳＤＲＡＭの活動化を開始する、
請求項１に記載の高性能高帯域幅メモリ。 - 【請求項３】前記メモリが、単一の集積回路チップ中に
ある、請求項１に記載の高性能高帯域幅メモリ。 - 【請求項４】前記マルチプレクサ、第１デマルチプレク
サ、第２デマルチプレクサ、アドレス制御装置およびコ
マンド制御装置がプロセッサに含まれ、前記ＳＤＲＡＭ
が前記プロセッサに非常に近接するＳＤＲＡＭチップで
ある、請求項１に記載の高性能高帯域幅メモリ。 - 【請求項５】前記複数のレジスタが前記プロセッサに含
まれる、請求項４に記載の高性能高帯域幅メモリ。 - 【請求項６】さらに、前記第２デマルチプレクサがイネ
ーブル信号を含み、前記イネーブル信号が、前記受け取
ったアドレスおよびコマンド制御情報を前記第２メモリ
・バスに渡すことを開始する、請求項１に記載の高性能
高帯域幅メモリ。 - 【請求項７】請求項６に記載の前記高性能高帯域幅メモ
リがメモリ・モジュールであり、高性能高帯域幅メモリ
・システムが、前記イネーブル信号によって独立に選択
される複数の前記メモリ・モジュールを含む、高性能高
帯域幅メモリ・システム。 - 【請求項８】前記メモリ・モジュールの各々が高性能高
帯域幅メモリ・チップである、請求項７に記載の高性能
メモリ・システム。 - 【請求項９】前記メモリ・モジュールの各々が高性能高
帯域幅メモリ・カードである、請求項７に記載の高性能
メモリ・システム。 - 【請求項１０】複数の多重バンク同期ダイナミック・ラ
ンダム・アクセス・メモリ（ＳＤＲＡＭ）と、 前記ＳＤＲＡＭから読み取られるデータまたは前記ＳＤ
ＲＡＭへ書き込むべきデータを受け取るための、前記多
重バンクＳＤＲＡＭの各々について１つずつ対応した、
複数のレジスタと、 前記複数のレジスタに接続され、前記レジスタから読み
取られるデータを受け取り、または前記レジスタへデー
タを入力する第１メモリ・バスと、 データ入出力バスに接続され、前記第１メモリ・バスを
介して前記レジスタと第１デマルチプレクサとの間をデ
ータが転送される間、より大量のデータが先入れ先出し
（ＦＩＦＯ）式に前記ＳＤＲＡＭから前記レジスタへ読
み取ることができるように、前記第１メモリ・バス上の
データを、所定数のビットまで多重化し、これらのビッ
トを前記入出力バスにクロックする、マルチプレクサ
と、 書込み動作中、高速クロックに応答して前記入出力バス
からデータを受け取り、前記受け取ったデータを前記第
１メモリ・バス上に置く、第１デマルチプレクサと、 前記第１メモリ・バスより小さい幅を有する、第２メモ
リ・バスと、 前記第２メモリ・バスに接続され、アドレス／コマンド
・バスからアドレスおよびコマンド制御情報を受け取
り、前記受け取ったアドレスおよびコマンド制御情報を
前記第２メモリ・バスに渡す、第２デマルチプレクサ
と、 前記第２メモリ・バスに接続され、適切なＳＤＲＡＭハ
ンドシェーク動作を維持するため、アドレス装置および
コマンド装置に記憶されているアドレスおよびコマンド
を起動し、一度ロードされると、データを入力または出
力するために、アドレス制御装置およびコマンド制御装
置が独立にＳＤＲＡＭを活動化する、アドレス制御装置
およびコマンド制御装置とを含む、高性能高帯域幅メモ
リ・バス・アーキテクチャのシステム。 - 【請求項１１】さらに、前記第２デマルチプレクサを使
用可能にするイネーブル信号を含み、前記イネーブル信
号が、前記受け取ったアドレスおよびコマンド制御情報
を前記第２メモリ・バスに渡すことを開始する、請求項
１０に記載の高性能高帯域幅メモリ・バス・アーキテク
チャのシステム。 - 【請求項１２】前記アドレス制御装置および前記コマン
ド制御装置が、前記アドレスおよびコマンドの記憶が完
了する前に、前記ＳＤＲＡＭの活動化を開始する、請求
項１０に記載の高性能高帯域幅メモリ・バス・アーキテ
クチャのシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/861101 | 1997-05-21 | ||
| US08/861,101 US5870350A (en) | 1997-05-21 | 1997-05-21 | High performance, high bandwidth memory bus architecture utilizing SDRAMs |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10340224A true JPH10340224A (ja) | 1998-12-22 |
| JP3418968B2 JP3418968B2 (ja) | 2003-06-23 |
Family
ID=25334877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13174498A Expired - Fee Related JP3418968B2 (ja) | 1997-05-21 | 1998-05-14 | Ｓｄｒａｍを使用した高性能高帯域幅メモリおよびシステム |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5870350A (ja) |
| JP (1) | JP3418968B2 (ja) |
| KR (1) | KR100272072B1 (ja) |
| TW (1) | TW409203B (ja) |
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