TW409203B - High performance, high bandwidth memory bus architecture utilizing sdrams - Google Patents

Description

A7 B7 赳濟部中央標率局員工消费合作社"¥ 409203 五、發明説明（1 ) 發明領域 本發明係關於隨機存取記憶體（RAM)匯流排架構更特別 地是關於一使用標準的同步動態RAM(SDRAM)，並且在減 少輸入/輸出（I/O)接腳計數時仍具有高頻寬，高速資料傳 輸的RAM匯流排架構。 背景説明 動態式隨機存取記憶體（D R A Μ)現已使用高頻寬架構此 架構利用多工化輸入指令、位址和資料的方式使晶片接腳 計數降至九個接腳。例如Ware等人的美國專利第5,430,676 號"動態隨機存取記憶體系統”、Ware等人之美國專利第 5,434,81 7號”隨機存取記憶體系統”以及ware等人之美國專 利第5,511，024號之”動態隨機存取記憶體系統,，。 在些高頻寬的D R A Μ架構中，指令係串聯式地以5 5 3 MHz的時序速率輸入該九個接腳中。稱爲"請求封包"的控 制資訊封包在一稱爲交易操作的期間内被傳送至和儲存於 DRAM中。經過一預先特定的潛在性期間之後，資料則以 500 MHz的傳輸速率輸入或輸出。 請求封包包括一欲被致動的元件庫以及一頁的列和位址 ;要被讀取的八個位元组之第—位元组卜八進位之位元組） 的行位址；以及-資料封包。一資料封包包括輸入資料和 資料罩蓋指令。 在X4些指令或資料交易期間的匯流排轉換速率嚴厲要求 系統匯流排網，既然與⑽魏的所有的系統通訊和交談 (—g)皆是經由這九個位元匯流排達成的緣故’使 -4- 本紙浪尺度適用中酬家297公iy (請先閱讀背面之注意事項再填寫本頁)

409203 A7 B7 五、發明説明（2 經濟部中央標準局貝工消f合作祍印$ί 得平行系統操作變得困難起來，雖然高頻寬架構可提供比 其他的高頻寬RAM變化方式還快的資料傳輸速率，但是匯 流排的競爭以及匯流排的阻礙將會降低整個系統功能，並 會阻礙無縫的資料傳輸。 發明概要__ 因此’本發明的一目的在於提供一高性能、高頻寬的 RAM匯流排架構，此架構使用同步DRAM(SDRAM)晶片， 且可降低潛伏危機。 本發明的另一目的在於提供一可減少I / 〇接腳性能，但仍 能使用標準的SDRAM晶片提供高頻寬，高性能和無縫式資 料之介面協定。 根據本發明輸入指令是與資料分開的，因此，本發明的 架構可用於平行系統和無縫式資料操作且可維持”封包，，型 式的傳輸·^獨立的記憶體操作可較正常的SDRAM操作增強。 根據本發明的RAM架構包括類似於習知的隨機存取記憶 體（dram)匯流排架構之分開的指令/位址輸入、資料輸入 以及資料輸出。但是，爲減少信號和J / Q計數，本發明的架 構維持-，’封包”指令組，以避免可能損壞系統性能的匯流排 競爭。 、此介面邏輯可用於一特定應用的積體電路（ASIC)中，其 放置於接近SDRAM晶片的區域内，或者可變化包括於 —處理器之控制器中。 圖式之簡述 則述和其他的目的、方面和優點將可以由本發明的一 (請先閲讀背Φ..之注意事項再填寫本頁) -裝.

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木紙依 I? β iA 丨f! t!，Dll UL1 A?.* L.OL )Λ4規格（210X 297公後） 經濟部中央操準局員工消費合作社印製 409203 A7 ____ B7 五、發明説明（3 ) 佳實施例配合圖式之説明而有最佳的了解，其中： 圖Ϊ所示爲由一較高實施例的高頻寬介面/控制器所控制 的4 SDRAM的方塊圖； 圖2所示爲説明接收用於圖1之較佳實施例的一指令/位址 封包之時序圖； 圖3所示爲説明接收用於圖1之較佳實施例的一資料封包 之時序圖； 圖4A-4B爲用於圖1之較佳實施例的封包傳輸時序圖； ，圖5所示爲根據本發明的第一較佳實施例r a Μ匯流排架 構之系統方塊圖；和 圖ό所示爲根據本發明的第一較佳實施例r a μ匯流排架 構之系統方塊圖。 明之較佳實施例之詳細説明 現參考附圖，特別是圖丨，該圖顯示可以以卡片方式實施. 本發明的匯流排架構之記憶體模組，此模組之架構可以（例 如）包括四個標準的s DRAM晶片和一特定應用的積體電路 (ASIC) ’此電路包括除了該SDRAM晶片以外，圖夏中的 所有邏輯和暫存器。此模組也可以是一具有該模組和其内 實施的ASIC和SDRAM的所有功能之單一晶片。 圖2係説明至和系統時序有關的四個控制接腳的位址/指 令傳輸。請求包封係經由高速的匯流排網路（基本上是5 〇 〇 MHz)而送至位址/指令輸入和資料1/〇上。該晶片傳輸係在 輸入時序（RXCLK ' TXCLK)和CS的升緣和降緣時觸發。 如圖1所示的例子中，一64百萬位元（Mb)的RAM模組ι〇 -6- 氏狀度⑯财剩料牌（CNS「Χι規格（2IGX297公楚) "-- f诗先閱讀背面之注意事項再填寫本瓦} -裝 T -6 409203 A7 五、發明説明（4 ) —--- 包括四個16 Mb SDRAM 11，至，-阳加 芏η4，k四個16 Mb (請先閱讀背面之注意事項再填寫本頁) SDRAM 11、至…具有四個庫（bank),根據本發明，藉著在 一四次叢集（burst-0f-f0ur)的操作中平行地致動^四個 SDRAM的每-個SDRAM内的庫之方式，得維持頁的深度和 資料頻寬（與其他的高頻寬架構比較起來）。圖4八中， 讀取操作期間，指令控制19和位址控制18在該所有的四個 SDRAM 11]至1“中選出庫〇(例如）之資料，此資料並分 別地送至4xl6的暫存器121至124中。 一旦該資料被載入，一次會有2個位元組由每個暫存器 lh-124送至-64位元的匯流排13中，一多工器丨斗同步地自 該64位元的匯流排丨3中選擇爲八個區塊之一的每個位元组 。這八個區塊依序地被時序化至資料"0匯流排中，資料爲 管線式的，使得下個資料區塊可以自SDRAM 111至1丨4讀 出，並被送至暫存器12l-124的輸入端，如作用並與使暫存 器1 2〗-1 2 4之資料經該6 4位元的匯流排1 3傳送至該多工器 1 4的作用平行地進行。此次一區塊接著被儲存起來，然後 以先入先出（FIFO)的方式選出。 經濟部中央標準局負工消费合作社印裝 指令和位址係依序地在一請求包封指令期間載入。該指 令被解多工成-3 2位元的匯流排，以產生一平行的指令格式 ’以用於位址控制1 8和控制邏輯1 9。該控制邏輯1 9控制一 習知的（J edec標準的）SDRAM，以做平行操作。 圖3所示爲用於如圖2所示的指令控制1 9的一基本的資料 輸入/輸出（I/O)封包數列之時序圖。在圖4B中，在一無入 操作期間，高速時序係依序地使資料位元组經由解多工器 本纸張尺度適用中闽囤家標準（CNS ) M規格（2丨0X297公釐） 409203 A7 B7 經滴部中决標率局貝工消費合作社印^ 五、發明説明（ 15，送至該64位元的醒流排13上，且平行地依序經由解多 工器將位址和指令㈣資訊載人m的匯流排16中 ，來自此32位元的匯流排16之開始位址和指令被儲存於位 址控制器18和指令控制器19中’而維持了與服諸握手 (handshaking)協定的相容性。 指令控制器19解碼和發出指令到暫存器丨^至^〗、多工 器14、解多工器15、17和SDRAM 11】至114中。該指令控制 器1 9亦經由解多工器丄5駕馭在資料1/〇匯流排和64位元的 匯流排1 3之間的資料。 一印片選擇（SC)信號致能指令解多工器17和啓始將指令 載入該3 2位7L匯流排1 6中，一旦自該3 2位元匯流排丨6載入 後，控制器18和19將獨立地選擇和存取在SDRAM "厂 1 1 4的選疋位置’以傳送3 2位元组的資料（來自每個 S D R Α Μ 1 1丨-1 1 *的八個位元组）。此3 2位元的位址/指令 匯流排16包括16個位址位元和16個指令位元。 指令可包括’但不限制於如下所示者： 1) 模式暫存器設定 2) 庫有效 3) 庫預充電 4) 讀取 5 )以自動預充電讀取 6) 無入 7) 以自動預充電寫入 8) 庫致動/讀取 本纸浪尺度適用中國囚家標毕（CNS ) Λ4规格 (請先閱讀背面之注意事項再填寫本頁} '11 409203 A7 ____ B7 五、發明説明（6 ) 9)庫致動/窝入 1 0)預充電/庫致動/讀取 11)預充電/庫致動/寫入 1 2)自動刷新 1 3 )自行刷新 14)電力向下 1 5)電力向上 1 6)資料罩住 本較佳實施例的匯流排架構可以是一單一晶片，或可以 是在一卡上，並包括具有用以多工的ASIC之標準的sdram 晶片，以提供具有現今部分的進—步81)11八1^產生性能。另 一種麦化疋，在本較佳實施例中的所有邏輯功能（如多工器 ，控制器和暫存器）可以整合於一標準的處理器上，以做高 速的記憶體處理。也可以電子式地將標準的sdram設置在 接近，此積體處理器上，以得到非常高的速率和低潛在的 存取速率。 圖5所示爲根據本發明的第一較佳實施例（s 之系 结濟>邺中央標隼局員工消费合作社印製 (請先閲讀背面之注意事項再填寫本頁) 統方塊圖。在如圖5所示的第一較佳實施例中，一asic 2〇 使四個個別的SDRAM晶片21ι至2l4耦合至處理器22中， 因此’八81〇2〇包括圖1的所有邏輯，其31^八1^211至214 對應於上述的SDRAM 1 1,至114。此ASIC 20和SDRAM 11|至 114可以設在-系統板上’可爲—個別的卡或是模組的形式。 圖6所π爲根據本發明的一第二較佳實施例匯流排 架構。在圖6之第二較佳實施例中，處理器3〇係經由一高頻 本紙張尺舰财 210X297^1 j 409203 A7 _- 一 B7 五、發明説明（7 ) 寬介面32(與微處理器3〇 一體）而直接耦合於sdram 31丨 至3 I4中，孩高頻寬介面32本質上係包括有如圖5iASic 2 0所提供的相同功能。 總括§之，本發明的匯流排架構是一個可使用標準的 SDRAM晶片實施的改良式高頻tRAM架構。在本發明中 ，指令匯流排係與資料匯流排分開，而〇接腳計數被減少 ，以致能平行的系統操作。正圖爲本發明的位址/指令匯流 排與資料I/O匯流排分開，因而，在整個封包完全載入以前 ，指π之執行可以啓始一記憶體存取，以減小存取的潛在 性。相反地’習知的高頻寬架構要求在開始記憶體存取之 前，指令封包要完全地載入，因此，本發明能提供高頻， 無接縫的多頁資料傳送，且其潛在性降低。 、 本發明雖然已由一單一較佳實施例描述，但習於本藝之 士將了解本發明可以在本發明的精神和範疇内修改實施， 所附之申請專利範圍包括落入.本發明的精神和範轉内的所 有的這類修改和變化。 , 11 — 冰衣I 1 訂 . - (請先閱讀背面之注意事項再填寫本頁) 經漓部中央標準局貝工消費合作社印製 -10- 本紙张尺度適用中國囤家榡牟（CNS ) Λ4規格（2ΙΟΧ 297公漦）

Claims (1)

1. 409203 Λ8 B8 C8 DS 經濟部中央標準局員工消費合作社印製 六、申請專利範圍 1. 一種向性能、鬲密度的記憶體包括： 多個庫同步的動態隨機存取記憶體（SDRAM); 多個暫存器’該多個暫存器各被耦合於該多個庫Sdram 之一對應之一和一第一記憶體匯流排之間，資料係在該 多個暫存器中的每一個暫存器和該對應的SdraM之間 傳送； 一使該第一 i己憶體匯流排與一資料輸入/輸出（1/〇)匯 ·/充排輕合的多工器7以使得資料可以在一讀取操作期間， 經該多工器由暫存器傳送到該I / 0匯流排上； 一第一解多工器’用以使該I/C)匯流排耦合至該第一 記憶體匯流排使得資料可以在一寫入操作期間，該流第 一解多工器由I / 〇匯流棑傳送到暫存器中； 一第二解多工器，用以使一位址/指令匯流排與一第 二記憶體匯流排耦合，且該第二記憶體匯流排之寬度小 於第一記憶體匯流排之寬度，位址和指係經由此第二解 多工器而在一讀取或一寫入操作期間，由位址/指令匯 流排傳送到該第二記憶體匯流排上； 一位址控制器’與該第二記憶體匯流排連接，此位址 控制器接收和儲存來自該第二記憶體匯流排之位址；和 一指令控制器，與該第二記憶體匯流排連接，此指令 控制器接收和儲存來自該第二記憶體匯流排之指令，該 位址匯流排和指令匯流排係獨立地致動S DRAM以輸入 或輸出資料。 2_根據申請專利範園第1項之一種高性能、高密度的記憶 -11- —---------1------ir (請先閱讀背面之注意事項再填寫本頁) 半 曰 T ^ - 〆 釐 公 7 9 2

   409203 申請專利範圍 此’其中該位址控制器和指令控制器在接收和完全儲存 該位址和指令之前’先開始致動S D R A Μ。 3·根據申請專利範圍第1項之一種高性能、高密度的記憶 fa，其中該記憶體是一單一的積體電路晶片。 4.根據中請專利範圍第i項之一種高性能、高密度的記憶 貼，其中該多工器、第一解多工器、第二解多工器、位 址控制器和指令控制器係包括於一處理器中，和該 SDRAM爲與該處理器相當接近的SDRAM晶片。 5_根據申請專利範圍；4項之一種高性能、高密度的記憶 體’其中該多個暫存器係包括於該處理器中。 6·根據申請專利範圍第i項之一種高性能、高密度的記憶 體，尚其中該第二解多工器包括一致能，此致能啓始使 所收到的位址和指令控制資訊送至第二記憶體匯流排中。 7. —種高性能、高頻寬和記憶體系統，其中如申請專利範 圍第6項之一種高性能、高密度的記憶體，^ —記憶體 模組，該高性能高頻寬的記憶體系統包含多個獨立地以 該致能選擇的記憶體模组。 8. 根據申請專利範圍第7項之一種高性能、高密度的記憶 體系統’其中每-記憶體模組皆是高性能、高頻寬的記 憶體晶片。 9. 根據申請專利範圍第7項之一種高性能' 高密度的記憶 體系統，其中每一記憶體模组皆是高性能、高頻寬的記 憶體卡。 10. —種高性能、高頻寬的記憶體匯流徘架構，包括 -12· 本紙張尺度適用中國國家標準（CNS ) A4規格（21 Ox29?公慶） —^1 —---------β —— , - (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局員工消費合作社印裝 ABC0 409203 六、申請專利範圍 多個庫同步的動態隨機存取記憶體（SDRAM); 多個暫存器，各用於該多個庫SDRAM的其中之一， 用以接收自SDRAM讀出的資料，或是要被寫入 SDRAM内的資料， 一第一記憶體匯流排，與該多個暫存器連接，接收自 暫存器讀出的資料或是輸入暫存器的資料， 一第一多工器’與該輸入/輸出（1/0)匯流排連接，此 第一多工器使在第一記憶體匯流排上的資料多工向下至 預设數目的位元’並使這些位元時序化至該〗/ 〇匯流排 上’使得當資料正在第一記憶體匯流排上，於暫存器和 第一多工器之間傳送時，會有更多的資料以一先入先出 (FIFO)的方式自SDRAM讀至該暫存器中； 一解多工器，接收在一寫入操作期間來自丨/ 〇匯流排 和資料’並響應高速時序’將所收到的資料放置在具有 資料的第一記憶體匯流排上； 一第二記憶體匯流排，其寬度小於第一記憶體匯流排； 一第二解多工器，與該第二記憶體匯流排連接接收來 自一位址/指令匯流排的位址和指令控制資訊並使所收 到的位址和控制資訊送至第二記憶體匯流排上；和 一位址控制器和一指令控制器，與該第二記憶體匯流 排連接’開始位址和指令係儲存於該位址控制器和指令 控制器中’以維持適當的SDRAM握手交談，且一旦載 入’該位址控制器和指令控制器會獨立地致動S 〇 R A Μ 以輸入或輸出資料。 -13- 本紙張尺度適用中國國家標準（CNS )八4規格（2 ] 〇 x 297公缝） ---------士衣------il------' (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局負工消費合作社印策 六 409203 ABCD 申請專利範圍 α根據中請專利範圍第1G項之—種高性能、高密度的記憶 體匯流排架構，尚包括一致能，以致能該第二解多工器 ，此致能啓始使所收到的位址和指令控制資訊送至第二 記憶體區流排中。 12.根據申請專利範園第10項一種高性能、高密度的記憶體 匯流排架構，其中位址控.制器和指令控制器係在儲存該 位址和指令芫成之前先開始致動該S D R A Μ。 I If- - · i^i 1^1 I - I 4i^n. HI ' ______I I J*a (請先閱讀背面t注意事項再填寫本頁} 經濟部中央標準局員工消費合作社印裝 -14 本纸張尺度適用中國國家標準（CNS ) Α4規格（210X297公嫠）