JPH04290153A

JPH04290153A - バス信号のマルチプレクス装置

Info

Publication number: JPH04290153A
Application number: JP5508391A
Authority: JP
Inventors: Taro Asao; 太郎朝生
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-03-19
Filing date: 1991-03-19
Publication date: 1992-10-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、バス信号のマルチプレ
クス装置に関し、特に、外部に出力すべきバス信号をマ
ルチプレクスし、且つ、外部において所定の余裕度を有
するようにタイミングを整えて送出するバス信号のマル
チプレクス装置に関する。

【０００２】近年、ＬＳＩ化技術が進歩し、小さいチッ
プ上に多種多様の機能を搭載したマイクロプロセッサが
開発され、実用に供されている。

【０００３】かかるマイクロプロセッサは、該プロセッ
サチップを収容するパッケージの入出力ピン数の制限か
ら、各ピンに複数の機能（信号）を割当て、時分割で、
つまりマルチプレクスして入出力するように構成される
のが一般的である。

【０００４】特に、多数の入出力ピンを必要とするアド
レス信号とデータ信号とを同一ピンに割当てることは一
般的に行われている。マイクロプロセッサの処理能力の
向上により該マイクロプロセッサが扱い得るアドレス、
データの幅が広がる傾向とともに、上記多重化の技術は
益々必須となっている。

【０００５】このようなマイクロプロセッサでは、マル
チプレクスされたアドレス信号とデータ信号とを送受す
る１つのバス（以下、「アドレスデータバス」という）
が形成され、このアドレスデータバスによって、該マイ
クロプロセッサと外部の回路とが接続されるようになっ
ている。

【０００６】このアドレスデータバス信号に含まれるア
ドレス情報とデータ情報は、マイクロプロセッサの外部
に設けられたデマルチプレクス回路（ＤＭＵＸ回路）で
分離され、それぞれアドレス信号及びデータ信号として
使用されるようになっている。また、他のユニットとの
間でアドレス情報及びデータ情報をやり取りする場合は
、上記デマルチプレクスされたアドレス信号及びデータ
信号をそれぞれ独立のバスとして配線して使用するよう
になっている。

【０００７】また、他の種類のマイクロプロセッサとし
て、アドレスバスとデータバスとを各別に備えるものが
ある。この種のマイクロプロセッサも、他のユニットと
の間でアドレス情報及びデータ情報をやり取りする際は
、アドレス信号及びデータ信号をバスとしてそれぞれ別
個に配線して使用するようになっている。

【０００８】即ち、かかるマイクロプロセッサを搭載し
たユニット（例えばプリント基板で構成される）と他の
ユニットとはアドレスバス及びデータバスで電気的に接
続されるようになっている。

【０００９】ところが、近年、電子装置を構成する各ユ
ニットに、それぞれマイクロプロセッサが使用される場
合や集中管理が要求される場合が多く、かかる場合は複
数のアドレスバス及びデータバスで各ユニット間が接続
されることになり、各ユニットを構成するプリント基板
上では多数の入出力ピンが必要になっている。

【００１０】したがって、アドレスバス及びデータバス
の本数を減少させる技術が望まれている。

【００１１】

【従来の技術】図１０は、従来の電子装置の物理的な構
成を示すものである。

【００１２】図において、５０はシャーシであり図中前
面は開口されている。該シャーシ５０の図中後面は、パ
ックボード５１で閉塞されている。バックボード５１に
はコネクタ５２１　〜５２ｎ　（図中では、１個のみを
符号５２で代表させて記載してある）が搭載され、これ
らコネクタ５２１　〜５２ｎ　のピン間は、バックボー
ド５１に印刷配線されたパターン又はワイヤで接続され
るようになっている。

【００１３】また、図中５３１　〜５３ｎ　はユニット
としての例えば種々の電気回路を実装したプリント基板
であり、該プリント基板５３１　〜５３ｎ　がシャーシ
５０に収容されるようになっている。各プリント基板５
３１　〜５３ｎ　の一端辺（バックボード５１側）には
、例えば上記コネクタ５２１　〜５２ｎ　に嵌合するコ
ネクタ部が形成されている。

【００１４】そして、該プリント基板５３１　〜５３ｎ
　のコネクタ部が上記バックボード５１のコネクタ５２
１　〜５２ｎ　に嵌合されることによりバックボード５
１を介して、プリント基板５３１〜５３ｎ　相互間が電
気的に接続されるようになっている。

【００１５】かかる電子装置では、各プリント基板５３
１　〜５３ｎ　に実装される部品が、ＬＳＩ化やモジュ
ール化により小型になり、また、実装技術の進歩により
面実装等が採用されるに至り、小さいサイズのプリント
基板で従来と同等の機能を実現できるようになってきて
いる。

【００１６】しかしながら、プリント基板サイズが小さ
くなっても、該プリント基板で実現する機能が従来と同
じであるならば、コネクタ部のピン数は従来と同じ数だ
け必要であり、これが小型化のネックとなっている。

【００１７】換言すれば、プリント基板サイズは、その
コネクタ部のピン数により決定され、プリント基板の小
型化が阻害されている。

【００１８】近年のマイクロプロセッサの同時処理能力
が、１６ビット、３２ビット…と向上するに連れてアド
レスバス、データバスの幅が広がり、これによりピンネ
ックの問題は益々増長されている。

【００１９】

【発明が解決しようとする課題】かかる問題に対処する
ために、コネクタを低背化したりコネクタのピン間隔を
狭くしてプリント基板からの入出力ピン数を増加する試
みがなされている。

【００２０】しかしながら、プリント基板に実装される
部品の、ＬＳＩ化やモジュール化、部品の面実装技術の
採用、さらには、マイクロプロセッサの同時処理能力の
向上に伴うアドレスバス、データバスのバス幅の拡大は
益々促進され、プリント基板のピンネックという問題は
依然として解消されない。

【００２１】本発明は、かかる事情に鑑みてなされたも
ので、他のユニットと接続するバスの本数を減らすこと
ができるとともに、該他のユニットにおけるタイミング
余裕度を向上することができ、したがって電子装置の信
頼性を高めることのできるバス信号のマルチプレクス装
置を提供することを目的とする。

【００２２】

【課題を解決するための手段】本発明のバス信号のマル
チプレクス装置は、図１に原理的に示すように、第１の
バスＢ１から入力される第１のデータＡと第２のデータ
Ｄとを保持する保持手段１０と、該保持手段１０に保持
された前記第１のデータＡと第２のデータＤとをマルチ
プレクスするマルチプレクス手段１１と、該マルチプレ
クス手段１１でマルチプレクスされたデータを第２のバ
スＢ２に出力する出力手段１２と、前記マルチプレクス
手段１１のマルチプレクスのタイミングと前記出力手段
１２の第２のバスＢ２への出力タイミングを制御する制
御手段１３とを具備することを特徴とする。

【００２３】

【作用】本発明では、第１のバスＢ１からの第１のデー
タ（例えばアドレス）Ａと第２のデータ（例えばデータ
）Ｄとを保持手段１０に保持しておき、これら第１のデ
ータＡと第２のデータＤを制御回路１３からの制御信号
に応じてマルチプレクスし、さらに、このマルチプレク
スされたデータを上記制御回路１３からの制御信号に応
じて出力手段１２を介して第２のバスＢ２に出力するよ
うにしている。

【００２４】上記第１のデータＡと第２のデータＤは、
例えば第１のバスＢ１がマルチプレクスされていなけれ
ばそのまま、マルチプレクスされていればデマルチプレ
クスして保持手段１０に保持される。

【００２５】これにより、第２のバスＢ２上では第１の
データＡと第２のデータＤとがマルチプレクスされたも
のとなるので、上記第１のバスＢ１がマルチプレクスさ
れたものでなければ第２のバスＢ２の信号線数は半減し
、マルチプレクスされたものであっても従来はデマルチ
プレクスして送出していたので、上記と同様にやはり半
減することになり、ピンネックの問題を緩和できる。

【００２６】また、第１のバスＢ１上の各信号は、Ｂ１
がマルチプレクスされたものであれば制御手段１３によ
りタイミングが再調整されて第２のバスＢ２に送出され
るので、第２のバスＢ２上の信号に余裕度を持たせるこ
とができ、ひいては、該第２のバスＢ２に接続される他
のユニットの動作の信頼性を向上させることができる。

【００２７】

【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。

【００２８】先ず、本発明のバス構造の概念について説
明する。情報の転送を要求する側をＭＰＵ、該要求に応
答する側を周辺装置として定義する。

【００２９】図２は、ＭＰＵ側のバス（第１のバスＢ１
）としてマルチプレクスされたアドレスデータバス（Ａ
ＤＭＵＸ）が用いられる場合を示す。この場合、一旦、
アドレスとデータをデマルチプレクスして、所定のタイ
ミングで再マルチプレクス（以下、「リタイミング」と
いう）して周辺装置にアドレスデータバス（ＡＤＭＵＸ
）として送出する。

【００３０】この構成では、入力されるバスの本数と出
力されるバスの本数とは同一であるが、従来は一旦デマ
ルチプレクスして送出していたことから見れば、該ＭＰ
Ｕから出力されるバスの本数は半減している。また、リ
タイミングして出力するので、周辺装置側のタイミング
余裕度を持たせることができる。このタイミング余裕度
の詳細については後述する。

【００３１】図３は、ＭＰＵ側のバス（第１のバスＢ１
）としてマルチプレクスされないアドレスバスとデータ
バスが用いられる場合を示す。この場合、アドレスとデ
ータはマルチプレクスされ、且つ、リタイミングされて
送出される。

【００３２】この構成では、入力されるバスの本数に比
べ出力されるバスの本数は半減している。

【００３３】上記図２と図３に示した構成の相違は、Ｍ
ＰＵ側のバスがマルチプレクスされているか否かである
。したがって、図２に示した構成で、入力側にデマルチ
プレクスする手段を備えれば図３の構成となる。

【００３４】したがって、以下の説明では、図２に示し
た構成の実施例について詳細に説明し、図３に示した構
成の実施例については詳述しない。なお、以下の実施例
では、マイクロプロセッサ及びその周辺回路等で構成さ
れる処理ユニットをＭＰＵと称し、該処理ユニットに含
まれるマイクロプロセッサはＣＰＵと称する。

【００３５】図４は、ＭＰＵ（図示しない）のアドレス
データバスＡＤ０〜７の再マルチプレクス回路の構成を
示す。図５は、ＭＰＵのアドレスデータバスＡＤ８〜１
５の再マルチプレクス回路の構成を示す。これら図４及
び図５に示す再マルチプレクス回路は、図６に示す制御
回路で制御されるようになっている。なお、周辺装置は
８ビットのアドレスデータバスで制御されるものとする
。したがって、図４〜図６の回路では２台の周辺装置を
制御できるものである。

【００３６】図４において、２０は８ビットのトランス
ペヤーレントラッチである。このラッチ２０には、図示
しないＣＰＵからのアドレスデータバス信号ＡＤ０〜７
が入力されるようになっている。そして、このアドレス
データバス信号ＡＤ０〜７は、同様に図示しないＣＰＵ
から出力されるアドレスラッチイネーブル信号ＡＬＥに
同期して該ラッチ２０にラッチされるようになっている
。このラッチ２０の出力は、セレクタ２２、２３の一方
の入力端子Ａに供給されるようになっている。このラッ
チ２０は、マルチプレクスされたアドレスデータバスＡ
Ｄ０〜７のアドレス部分をラッチする。

【００３７】２１も８ビットのトランスペヤーレントラ
ッチである。このラッチ２１には、図示しないＣＰＵか
らのアドレスデータバス信号ＡＤ０〜７が入力されるよ
うになっている。そして、このアドレスデータバス信号
ＡＤ０〜７は、同様に図示しないＣＰＵから出力される
ライト信号ＷＲＬ（ニモニックＷＲＬの最後の「Ｌ」は
、Ｌレベルで有意であることを示しており、図中のニモ
ニックＷＲの上線と同義である。以下、本明細書では同
様の記述をする。）に同期して該ラッチ２１にラッチさ
れるようになっている。このラッチ２１の出力は、セレ
クタ２２、２３の他方の入力端子Ｂに供給されるように
なっている。このラッチ２１は、マルチプレクスされた
アドレスデータバスＡＤ０〜７のデータ部分をラッチす
る。

【００３８】２２、２３はそれぞれ４ビットのセレクタ
であり、セレクト入力端子Ｓに供給される選択信号ＡＯ
ＥＬに応じてＡ端子入力又はＢ端子入力のいずれかを選
択して出力するものである。この選択信号ＡＯＥＬは、
後述する制御回路（図６参照）から供給される。このセ
レクタ２２、２３の出力はバッファ２４に供給されるよ
うになっている。

【００３９】２４は８ビットのトライステートバッファ
であり、データ出力イネーブル信号ＤＯＥＬに応じて上
記セレクタ２２、２３からのデータを周辺装置に対する
アドレスデータバスＭＡＤ０〜７に出力するか、又は、
その出力をハイインピーダンス状態にするものである。このバッファ２４に供給されるデータ出力イネーブル信
号ＤＯＥＬも、後述する制御回路から供給されるように
なっている。

【００４０】２５も８ビットのトライステートバッファ
であり、データ入力イネーブル信号ＤＩＥＬに応じて上
記周辺装置からのアドレスデータバスＭＡＤ０〜７のデ
ータを通過させてアドレスデータバスＭＡＤ０〜７に出
力するか、又は、その出力をハイインピーダンス状態に
するものである。このバッファ２５に供給されるデータ
入力イネーブル信号ＤＩＥＬも、後述する制御回路から
供給されるようになっている。

【００４１】図５に示す再マルチプレクス回路も、入力
されるアドレスデータバスのビット位置等を除けば、上
記図５に示した再マルチプレクス回路と略同様に構成さ
れる。

【００４２】即ち、図５において、３０は８ビットのト
ランスペヤーレントラッチである。このラッチ３０には
、図示しないＣＰＵからの高位バイト選択信号ＢＨＥ、
アドレスデータバス信号ＡＤ１〜７が入力されるように
なっている。そして、この高位バイト選択信号ＢＨＥ、
アドレスデータバス信号ＡＤ１〜７は、同様に図示しな
いＣＰＵから出力されるアドレスラッチイネーブル信号
ＡＬＥに同期して該ラッチ３０にラッチされるようにな
っている。このラッチ３０の出力は、セレクタ３２、３
３の一方の入力端子Ａに供給されるようになっている。このラッチ３０は、マルチプレクスされた高位バイト選
択信号ＢＨＥ、及びアドレスデータバス信号ＡＤ１〜７
のアドレス部分をラッチする。

【００４３】３１も８ビットのトランスペヤーレントラ
ッチである。このラッチ３１には、図示しないＣＰＵか
らのアドレスデータバス信号ＡＤ８〜１５が入力される
ようになっている。そして、このアドレスデータバス信
号ＡＤ８〜１５は、同様に図示しないＣＰＵから出力さ
れるライト信号ＷＲＬに同期して該ラッチ３１にラッチ
されるようになっている。このラッチ３１の出力は、セ
レクタ３２、３３の他方の入力端子Ｂに供給されるよう
になっている。このラッチ３１は、マルチプレクスされ
たアドレスデータバスＡＤ８〜１５のデータ部分をラッ
チする。

【００４４】３２、３３はそれぞれ４ビットのセレクタ
であり、セレクト入力端子Ｓに供給される選択信号ＡＯ
ＥＬに応じてＡ端子入力又はＢ端子入力のいずれかを選
択して出力するものである。この選択信号ＡＯＥＬは、
後述する制御回路（図６参照）から供給される。このセ
レクタ３２、３３の出力はバッファ３４に供給されるよ
うになっている。

【００４５】３４は８ビットのトライステートバッファ
であり、データ出力イネーブル信号ＤＯＥＬに応じて上
記セレクタ３２、３３からのデータを周辺装置に対する
アドレスデータバスＭＡＤ８〜１５に出力するか、又は
、その出力をハイインピーダンス状態にするものである
。このバッファ３４に供給されるデータ出力イネーブル
信号ＤＯＥＬも、後述する制御回路から供給されるよう
になっている。

【００４６】３５も８ビットのトライステートバッファ
であり、データ入力イネーブル信号ＤＩＥＬに応じて上
記周辺装置からのアドレスデータバスＭＡＤ８〜１５の
データを通過させてアドレスデータバスＭＡＤ８〜１５
に出力するか、又は、その出力をハイインピーダンス状
態にするものである。このバッファ３５に供給されるデ
ータ入力イネーブル信号ＤＩＥＬも、後述する制御回路
から供給されるようになっている。

【００４７】図６は、図４及び図５に示した再マルチプ
レクス回路を共通に制御する制御回路である。

【００４８】図において、４０はＤタイプのフリップフ
ロップであり、図示しないクロック生成回路からのクロ
ック信号ＣＬＫの立ち上がりのエッジで、該フリップフ
ロップ４０のＤ入力端子に供給されているアドレスラッ
チイネーブル信号ＡＬＥを取り込んで記憶するものであ
る。上記アドレスラッチイネーブル信号ＡＬＥは、図示
しないＣＰＵから出力されるものである。

【００４９】このフリップフロップ４０の出力は、周辺
装置に対するアドレスラッチイネーブル信号ＭＡＬＥと
して該周辺装置に供給されるようになっている。また、
フリップフロップ４０の出力は、ＮＯＲゲートの一方の
入力端子にも供給される。

【００５０】４１は４ビットのＤタイプフリップフロッ
プで構成されるレジスタであり、クロック入力端子ＣＫ
に供給されるクロック信号の立ち上がりのエッジで動作
するものである。このレジスタ４１のロック入力端子Ｃ
Ｋには、上記クロック信号ＣＬＫがインバータ４２で反
転された信号が供給される。したがって、このレジスタ
４１は、クロック信号ＣＬＫの立ち下がりのエッジで動
作することになる。

【００５１】このレジスタ４１の第１番目のフリップフ
ロップのＤ入力端子には、ＮＯＲゲート４３の出力が供
給されるようになっている。ＮＯＲゲート４３の入力端
子には、上記したフリップフロップ４０の出力信号ＭＡ
ＬＥとアドレスラッチイネーブル信号ＡＬＥが供給され
るようになっている。したがって、このＮＯＲゲートか
らは、アドレスラッチイネーブル信号ＡＬＥを次のクロ
ックサイクルまで引き延ばした信号がＬレベルで有意の
信号として出力される。この第１番目のフリップフロッ
プは、上記ＮＯＲゲート４３の出力信号をクロック信号
ＣＬＫの立ち下がりで取込み、選択信号ＡＯＥＬとして
出力する。この選択信号ＡＯＥＬは、セレクタ２２、２
３（図４参照）及びセレクタ３２、３３（図５参照）に
供給されるようになっている。

【００５２】レジスタ４１の第２番目のフリップフロッ
プのＤ入力端子には、図示しないＣＰＵが出力するライ
ト信号ＷＲＬが供給されるようになっている。このライ
ト信号ＷＲＬは、クロック信号ＣＬＫの立ち下がりのエ
ッジで該第２番目のフリップフロップにセットされ、そ
の出力は、ＯＲゲート４４（負論理でのＡＮＤゲートの
表現で記載している）の一方の入力端子に供給されるよ
うになっている。

【００５３】レジスタ４１の第３番目のフリップフロッ
プのＤ入力端子には、図示しないＣＰＵが出力するリー
ド信号ＲＤＬが供給されるようになっている。このリー
ド信号ＲＤＬは、クロック信号ＣＬＫの立ち下がりのエ
ッジで該第３番目のフリップフロップにセットされ、そ
の出力は、ＯＲゲート４５（負論理でのＡＮＤゲートの
表現で記載している）の一方の入力端子に供給されるよ
うになっている。

【００５４】レジスタ４１の第４番目のフリップフロッ
プのＤ入力端子には、図示しないＣＰＵが出力するリー
ド信号ＲＤＬがインバータ４６で反転された信号が供給
されるようになっている。このインバータ４６の出力は
、クロック信号ＣＬＫの立ち下がりのエッジで該第４番
目のフリップフロップにセットされ、その出力は、デー
タ出力イネーブル信号ＤＯＥＬとしてバッファ２４（図
４参照）及びバッファ３４（図５参照）の出力イネーブ
ル端子ＯＥに供給されるようになっている。

【００５５】上記ＯＲゲート４４は、上述したレジスタ
４１の第２番目のフリップフロップの出力を一方の入力
とし、ライト信号ＷＲＬを他方の入力としてＬレベルで
の論理積をとり、Ｌレベルで有意な周辺装置に対するラ
イト信号ＭＷＲＬとして出力するものである。このライ
ト信号ＭＷＲＬは周辺装置に供給され、データの書込み
に使用される。

【００５６】上記ＯＲゲート４５は、上述したレジスタ
４１の第３番目のフリップフロップの出力を一方の入力
とし、リード信号ＲＤＬを他方の入力としてＬレベルで
の論理積をとり、Ｌレベルで有意な周辺装置に対するリ
ード信号ＭＲＤＬとして出力するものである。このリー
ド信号ＭＲＤＬは周辺装置に供給され、データの読み出
しに使用される。

【００５７】４７はＯＲゲート（負論理でのＡＮＤゲー
トの表現で記載している）であり、図示しないＣＰＵか
ら供給されるリード信号ＲＤＬを一方の入力とし、図示
しないチップセレクト回路からのチップ選択信号ＩＯＣ
Ｓ１Ｌを他方の入力としてＬレベルでの論理積をとり、
その出力は、Ｌレベルで有意なデータ入力イネーブル信
号ＤＩＥＬとしてバッファ２５（図４参照）及びバッフ
ァ３５（図５参照）の出力イネーブル端子ＯＥに供給さ
れるようになっている。ここで、チップ選択信号ＩＯＣ
Ｓ１Ｌは、アクセス対象の周辺装置を選択する信号であ
り、このチップ選択信号ＩＯＣＳ１Ｌが有意のときにの
み、当該装置は周辺装置からのデータ入力が可能となる
。

【００５８】なお、信号ＭＣＳＬは、図示しない周辺装
置選択回路から出力される周辺装置の選択信号である。この選択信号ＭＣＳＬが有意にされた周辺装置のみが、
上記再マルチプレクス回路からの各信号に応答すること
になる。

【００５９】次に、上述した再マルチプレクス回路と情
報の送受を行う周辺装置側のインタフェース回路につい
て説明する。

【００６０】図７はかかる周辺装置側のインタフェース
回路の構成を示す。

【００６１】図において、６０は８ビットのトランスペ
ヤーレントラッチである。このラッチ６０には、上述し
たＭＰＵの再マルチプレクス回路（図４〜図６）でアド
レスとデータをマルチプレクスして送出するアドレスデ
ータバス信号ＭＡＤ０〜７が入力されるようになってい
る。そして、このアドレスデータバス信号ＭＡＤ０〜７
は、同様に再マルチプレクス回路から出力されるアドレ
スラッチイネーブル信号ＭＡＬＥに同期して該ラッチ６
０にラッチされるようになっている。即ち、このラッチ
６０には、周辺装置に対するアドレス情報がラッチされ
る。したがって、このラッチ６０の出力は、該周辺装置
のアドレスバスに出力され、所定のアクセスアドレスと
して使用されることになる。

【００６２】また、６１は双方向の８ビットバッファで
あり、そのＤＩＲ端子及びＧ端子に供給された信号に応
じて動作するものである。このバッファ６１のＭＰＵ側
の入出力端子には、アドレスデータバスＭＡＤ０〜９（
又はＭＡＤ８〜１５）が接続され、周辺装置側の入出力
端子側には、該周辺装置のデータバスが接続される。即ち、このバッファ６１は、Ｇ端子に供給される選択信
号ＭＣＳＬがＨレベルのときは、上記ＭＰＵ側及び周辺
装置側の双方ともハイインピーダンス状態になり信号の
通過は阻止される。

【００６３】一方、上記Ｇ端子に供給される選択信号Ｍ
ＣＳＬがＬレベルのときは、リード信号ＭＲＤＬに応じ
て信号の流れる方向が制御される。即ち、リード信号Ｍ
ＲＤＬがＬレベルの時（ＭＰＵ側からのリードアクセス
時）は周辺装置側からＭＰＵ側に、リード信号ＭＲＤＬ
がＨレベルの時（ＭＰＵ側からのライトアクセス時）は
ＭＰＵ側から周辺装置側に、それぞれ信号が通過するよ
うに制御される。

【００６４】次に、上記構成において、本実施例の動作
を図８及び図９に示したタイミングチャートを参照しな
がら説明する。なお、図中破線の矢印で示したタイミン
グは、ＣＰＵに固有のタイミングであり、変更の余地が
ないものである。即ち、アドレスラッチイネーブル信号
ＡＬＥ、アドレスデータバス信号ＡＤ１５−０、ライト
信号ＷＲＬ、リード信号ＲＤＬ、データイネーブル信号
ＤＥＮＬの各信号は図示タイミングでＣＰＵから出力さ
れるものである。

【００６５】図８は、ＭＰＵが周辺装置にライトする時
の動作タイミングチャートを示すものである。

【００６６】ＣＰＵが出力するアドレスデータバスＡＤ
１５−０の内容は、同じくＣＰＵが出力するアドレスラ
ッチイネーブル信号ＡＬＥによりラッチ２０、３０にセ
ットされる。これにより、ラッチ２０、３０にアドレス
が保持されることになる。

【００６７】また、上記アドレスデータバスＡＤ１５−
０の内容は、同じくＣＰＵが出力するライト信号ＷＲＬ
によりラッチ２１、３１にセットされる。これにより、
ラッチ２１、３１に送出すべきデータが保持されること
になる。

【００６８】次いで、ラッチ２０、３０及びラッチ２１
、３１のマルチプレクス処理が行われる。即ち、選択信
号ＡＯＥＬがセレクタ２２、２３、３２、３３のセレク
ト端子Ｓに供給されることにより、前半部分でラッチ２
０、３０の内容、つまりアドレスが選択され、後半部分
でラッチ２１、３１の内容、つまりデータが選択されて
時分割で出力される。このセレクタ２２、２３、３２、
３３の出力はバッファ２４、３４に供給される。この際
、現在実行中のオペレーションがリードでない、つまり
リード信号ＲＤＬがＨレベルであるので、データ出力イ
ネーブル信号ＤＯＥＬはＬレベルになった状態を維持し
ている。したがって、上記セレクタ２２、２３、３２、
３３の出力はバッファ２４、３４を通過して周辺装置に
対するアドレスデータバス信号ＭＡＤ１５−０として出
力される。

【００６９】また、周辺装置側においてアドレスデータ
バス信号ＭＡＤ１５−０を受信するタイミングとして、
周辺装置側に対するアドレスラッチイネーブル信号ＭＡ
ＬＥ、ライト信号ＭＷＲＬが出力される。

【００７０】周辺装置側インタフェース回路では、上記
アドレスデータバス信号ＭＡＤ１５−０に含まれるアド
レス情報をアドレスラッチイネーブル信号ＭＡＬＥでラ
ッチ６０に取込み、また、バッファ６１を介して送られ
てくる上記アドレスデータバス信号ＭＡＤ１５−０に含
まれるデータをライト信号ＭＷＲＬに同期して取り込む
ことになる。

【００７１】ここで、ＣＰＵ側におけるアドレスデータ
バスＡＤ１５−０とアドレスラッチイネーブル信号ＡＬ
Ｅとの関係、周辺装置側におけるアドレスデータバスＭ
ＡＤ１５−０とアドレスラッチイネーブル信号ＭＡＬＥ
との関係を比較して見るに、ＣＰＵ側においては、アド
レスデータバスＡＤ１５−０上のアドレスはクロック周
期Ｔ１の略中央からＴ２の略中央までの１クロック周期
の間バリッドになり、ラッチイネーブル信号ＡＬＥは、
このバリッド区間の略中央で立ち下がってアドレス情報
をラッチ２０、３０に取り込むことになる。

【００７２】しかしながら、これらアドレスデータバス
ＡＤ１５−０、ラッチイネーブル信号ＡＬＥを、そのま
ま周辺装置に供給する構成にすると、配線容量等の原因
により信号の遅延が発生し、上記アドレスのバリッド区
間とラッチイネーブル信号ＡＬＥの立ち下がり位置の関
係がズレる場合が発生する。かかる場合は、ラッチイネ
ーブル信号ＡＬＥに対するセットアップタイムやホール
ドタイムの規定が守れず、最悪の場合は正常にアドレス
情報をラッチできないという事態が発生する。したがっ
て、かかる構成は周辺装置側におけるタイミングの余裕
度がないと言わざるをえない。

【００７３】これに対し、本実施例は、アドレスとデー
タをデマルチプレクスした後に再度マルチプレクスする
ことにより、アドレスデータバスＭＡＤ１５−０のアド
レス情報のバリッド区間を延ばし、このアドレスのバリ
ッド区間に対し適切なタイミングで変化するラッチイネ
ーブル信号ＭＡＬＥを付して送出するように構成してい
る。これにより、該ラッチイネーブル信号ＭＡＬＥとア
ドレスのバリッド区間の関係が多少ズレても充分な余裕
を持ってアドレス情報をラッチすることができるものと
なっている。

【００７４】また、上記構成によりデータのバリッド区
間は若干短くなるが、データのバリッド区間は元来充分
に長いものであるので、何等問題は発生しない。

【００７５】次に、ＭＰＵが周辺装置からデータをリー
ドする時の動作について、図９のタイミングチャートを
参照しながら説明する。

【００７６】ＭＰＵから周辺装置に対してアドレスを送
出する動作は、上述したライト時の動作と同じであるの
で、ここでは説明は省略する。

【００７７】アドレス部の送出が完了し、選択信号ＡＯ
ＥＬによりセレクタ２２、２３、３２、３３でデータが
選択されるタイミングになると、データ出力イネーブル
信号ＤＯＥＬはＨレベルになり、バッファ２４、３４の
出力はハイインピーダンス状態にされる。

【００７８】一方、ＣＰＵからはリード動作を指示する
旨のリード信号ＲＤＬが出力される。このリード信号Ｒ
ＤＬは、周辺装置に対してリードを指示するリード信号
ＭＲＤＬとして送出される。周辺装置はこれに応答して
内部のデータバスにデータを出力する。このデータはバ
ッファ６１を介してアドレスデータバスＭＡＤ１５−０
に出力される。この際、データ入力イネーブル信号ＤＩ
ＥＬがＬレベルとされているので、アドレスデータバス
ＭＡＤ１５−０上のデータはバッファ２５、３５を介し
てＭＰＵ内部に取り込まれることになる。

【００７９】この場合も上記と同様の理由によりアドレ
ス情報の送出に対して充分なタイミングの余裕度を持た
せるとができ、また、データの読込みに対しても従来と
同様のタイミングの余裕度を維持できるものとなってい
る。

【００８０】なお、上記実施例では、アドレスとデータ
をマルチプレクスして送受する場合について説明したが
、これ以外のデータをマルチプレクスして送受できるこ
とは勿論であり、上記実施例と同様の作用・効果を奏す
る。

【００８１】

【発明の効果】以上詳述したように、本発明によれば、
他のユニットと接続するバスの本数を減らすとができる
とともに、該他のユニットにおけるタイミング余裕度を
向上することができ、したがって電子装置の信頼性を高
めることのできるバス信号のマルチプレクス装置を提供
できる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明を適用するＭＰＵ側のバスとしてマルチ
プレクスされたアドレスデータバス（ＡＤＭＵＸ）が用
いられる場合を概念的に示す図である。

【図３】本発明を適用するＭＰＵ側のバスとしてマルチ
プレクスされていないアドレスバス及びデータバスが用
いられる場合を概念的に示す図である。

【図４】本発明の実施例の一方のバイトに対する再マル
チプレクス回路の構成を示す図である。

【図５】本発明の実施例の他方のバイトに対する再マル
チプレクス回路の構成を示す図である。

【図６】本発明の実施例の図４及び図５に示した回路を
制御する制御回路の構成を示す図である。

【図７】本発明の実施例の周辺装置側のインタフェース
回路の構成を示す図である。

【図８】本発明の実施例におけるライト時の動作タイミ
ングを説明するためのタイミングチャートである。

【図９】本発明の実施例におけるリード時の動作タイミ
ングを説明するためのタイミングチャートである。

【図１０】一般的な電子装置の物理的構成を示す図であ
る。

【符号の説明】

１０　　保持手段（ラッチ２０、２１、３０、３１）１
１　　マルチプレクス手段（セレクタ２２、２３、３２
、３３）１２　　出力手段（バッファ２４、３４）１３　　制御
手段（制御回路）１４　　入力手段（バッファ２５、３５）Ｂ１　　第１
のバス（アドレスデータバスＡＤ１５−０）Ｂ２　　第
２のバス（アドレスデータバスＭＡＤ１５−０）Ａ　　　　第１のデータ（アドレス）Ｄ　　　　第２のデータ（データ）

Claims

【特許請求の範囲】

【請求項１】　　第１のバス（Ｂ１）から入力される第
１のデータ（Ａ）　と第２のデータ（Ｄ）　とを保持す
る保持手段（１０）と、該保持手段（１０）に保持され
た前記第１のデータ（Ａ）　と第２のデータ（Ｄ）　と
をマルチプレクスするマルチプレクス手段（１１）と、
該マルチプレクス手段（１１）でマルチプレクスされた
データを第２のバス（Ｂ２）に出力する出力手段（１２
）と、前記マルチプレクス手段（１１）のマルチプレク
スのタイミングと前記出力手段（１２）の第２のバス（
Ｂ２）への出力タイミングを制御する制御手段（１３）
と具備したことを特徴とするバス信号のマルチプレクス
装置。
【請求項２】　　前記第２のバス（Ｂ２）のデータを入
力し、前記第　１のバス（Ｂ１）に出力する入力手段（
１４）を具備し、該入力手段（１４）のデータ入力タイ
ミングは前記制御手段（１３）により制御されることを
特徴とする請求項１記載のバス信号のマルチプレクス装
置。
【請求項３】　　前記保持手段（１０）は、前記第１の
バス（Ｂ１）により供給されるマルチプレクスされたデ
ータを、第１のデータ（Ａ）　と第２のデータ（Ｄ）　
とにデマルチプレクスして保持することを特徴とする請
求項１又は２記載のバス信号のマルチプレクス装置。
【請求項４】　　前記保持手段（１０）は、前記第１の
バス（Ｂ１）により供給されるマルチプレクスされてい
ない第１のデータ（Ａ）　と第２のデータ（Ｄ）　とを
保持することを特徴とする請求項１又は２記載のバス信
号のマルチプレクス装置。
【請求項５】　　前記制御手段（１３）は、前記第１の
バス（Ｂ１）のデータが前記第２のバス（Ｂ２）に出力
された場合に、該第２のバス（Ｂ２）のデータが所定の
余裕度を有するように前記マルチプレクス手段（１１）
及び出力手段（１２）の動作タイミングを再調整するこ
とを特徴とする請求項１又は２記載のバス信号のマルチ
プレクス装置。