CN100338546C - 阶层型模块 - Google Patents

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Abstract

提供一种使得对大容量化、高速化的对应容易的存储模块。其中，具有分别搭载了多个DRAM设备(11)的第一模块基板(101～108)，并具有第二模块基板(20)，该第二模块基板搭载第一模块(101～108)，并列设置分别与所述多个第一模块连接的信号线组，并搭载了控制用LSI(50)，该控制用LSI分别通过所述并列设置的信号线组与所述第一模块连接，变换为比信号线组的总条数少的条数的信号线并输出，第二模块基板(20)被搭载在母板(40)上。

Description

阶层型模块
技术领域
本发明涉及存储模块，特别是涉及使对高速化的对应变得容易的阶层型模块结构。
背景技术
DIMM(Dual Inline Memory Module，双列直插存储模块)，在用于与外部收发电信号的卡边连接器中逐个按照基板的正反每列分配电信号，一直以来，市场上销售例如DDR(Double Data Rate，双倍数据传输)SDRAM(Synchronous DRAM，同步DRAM)184引脚DIMM(400MHZ 256MB)等各种产品。DDIM例如作为PC或工作站用，通过DIMM插座被垂直安装在基板上。
图5为表示现有的存储模块的结构(多站式)的一例的图。参照图5，分别搭载了多个(例如8个)DRAM 11的第一模块基板10，被插入到与母板40焊接的插座30内，在图5所示的例中，安装有共8个第一模块基板10，8个第一模块基板101～108被总线连接，并与DRAM控制器等控制用LSI 60连接。控制用LSI 60与母板40上的未图示的CPU连接。以下，将具有图5的第一模块基板10和DRAM 11的结构称为第一模块。第一模块相当于上述DIMM。另外，第一模块基板101～108，在不特别指定第几号等序号时，称为第一模块基板10。
在图5的结构的情况下，数据传送速率为高速时，被总线连接的第一模块10的引脚中的信号劣化显著。并且，对第一模块10的1个引脚的数据传送速率超过例如500Mbps(兆位/秒)时，至多只能连接2个第一模块。
作为图5所示的总线结构的问题点的对策，为并联连接多个第一模块的结构时，母板中的布线数、布线层的层数增大，产生布线制约的增大。例如并联连接8个第一模块时，母板的层数为8层以上，导致成本的增大。因此，使对大容量化的对应比较困难。
作为用于减少母板的布线数的对策，例如图6所示，串联连接第一模块基板的结构(菊花链模式)也是公知的。来自控制用LSI 60的数据，被连续地传送到第一模块基板，被传送到目标DRAM。此外，来自右端的第一模块基板108的DRAM 11的输出，依次经由第一模块基板107～101，被输入到控制用LSI 60中。
进而，为了减少第一模块基板的引脚数、增大数据传送速率，多路复用DRAM的输入输出从而高速化的方法也是公知的(例如参照非专利文献1)。但是，在多路复用DRAM的输入输出从而高速化的上述方法中，为了在例如图6的8个第一模块基板101～108的端端之间流通数据，在各自的第一模块基板中需要输入输出引脚。并且，此时，由于多路复用DRAM的输入和输出，因此各模块的接口具有的数据传送速度和相对于第一模块的引脚数的实际的总数据传送速度，在第一模块中变为1/2。因此，第一模块中的接口的测试成本变为2倍(例如测试时间为2倍)。
此外在图6所示的结构中，如果增加串联连接的第一模块基板10的数量，则越是增加，对1个接口的数据传送速率越是以除去串联连接数的个数的比率降低。
例如，第一模块的信道为以下情况下：
·在上行的收发中各10信道(发送2引脚/1信道、接收2引脚/1信道，共40引脚)；
·在下行的收发中各10信道(发送2引脚/1信道、接收2引脚/1信道，共40引脚)；
·各信道的数据速率为2Gbps；
·8个模块连接，
高速接口的总数为(10+10)×8，为收发160信道，总数据传送速度为10×2＝20Gbps。
此外，图6所示的结构的情况下，由于为菊花链连接方式，所以相应于第一模块的连接数的增加，延迟时间增大。
另外，专利文献1中记载了如下结构：控制装置，多路复用(多重化)多个SDRAM的数据，输出至数据I/O总线，多路分解(分离)来自处理器的地址、数据，并供给至SDRAM。
专利文献1：特开平10-340224号公报(图1、5)
非专利文献1：Joseph Kennedy等、“A 2Gb/s Point-to-PointHeterogeneous Voltage Capable DRAM Interface for Capacity ScalableMemory Subsystem”，IEEE International Solid-State Circuits ConferenceISSCC/SESSION 11/DRAM/11.8、214、215页、2004年2月
发明内容
因此，本发明的目的在于提供下述模块结构：可以并联配置多个模块，实现可以与大容量、传送速率的高速化对应的系统。
此外，本发明的目的还在于提供可以抑制成本的增大并且实现上述目的的模块结构、以及具有该模块的装置。
在本申请中公开的发明，为了实现上述目的，大致如下。
本发明的一个方面涉及的模块，具有多个第一模块，该第一模块具有搭载了至少一个存储设备的基板，并且具有第二模块，该第二模块搭载所述多个第一模块，具有并列设置有分别与所述多个第一模块内的至少两个第一模块连接的至少两组信号线组的基板，并在所述第二模块的基板上搭载控制器，该控制器与所述并列设置的至少两组信号线组连接，并变换所述至少两组信号线组，使变换后的信号线的条数比所述至少两组信号线组的总条数少。
在本发明涉及的模块中，所述第二模块的所述基板，具有搭载在所述第二模块上的信号布线层，该信号布线层的层数为互相并列设置的所述第一模块的信号线组的组数或其以上。
在本发明涉及的模块中，所述第一模块的多个，被共同连接到设置在所述第二模块的所述基板上的总线上，并经由所述总线，与所述控制器中对应的端子连接。在本发明中，也可以为如下结构：在所述第二模块的所述基板上并列设置多组所述总线。在本发明中，也可以为如下结构：所述多个第一模块被分组化为多组，属于同一组的多个第一模块，被连接到设置在所述第二模块基板上的共用的总线上，并与所述控制器连接。
在本发明中，也可以为如下结构：所述控制器，多路复用并输出并联连接的所述多个第一模块的输出。
在本发明中，构成所述第二模块的基板，是电源层和接地层交互配置的层结构。也可以将电源层、绝缘层(树脂)、接地层用作去耦电容。
在本发明中，也可以为如下结构：所述控制器被配置在所述第一模块下的第二模块的基板反面上。
在本发明中，优选的是，所述第二模块基板被搭载在母板上。
在本发明中，所述存储设备由动态随机存取存储器(DRAM)设备构成，所述第一模块为双列直插存储模块(DIMM)，所述控制器为DRAM控制器。
本发明的其他方面涉及的装置，具有：多个第一模块，具有分别搭载了至少一个半导体设备的第一基板；第二模块，搭载所述多个第一模块，具有第二基板，该第二基板上并列设置有所述多个第一模块内的至少2个所述第一模块；和第三基板，搭载所述第二模块。在本发明涉及的装置中，优选的是，在所述第二模块的所述第二基板上，并列设置分别所述多个第一模块内的至少两个第一模块连接的至少两组信号线组，在所述第二模块的所述第二基板上，搭载下述控制设备：与所述并列设置的至少两组信号线组连接，并变换所述至少两组信号线组，使变换后的信号线的条数比所述至少两组信号线组的总条数少。
根据本发明，通过由可以在第一模块和控制电路之间进行最佳布线的第二模块构成的阶层型模块结构，可以实现大容量、高速传送速率的系统。
根据本发明，不将第一模块安装在母板上，而将其安装在第二模块上，从而无需进行在母板上的辛苦的布线设计。
根据本发明，通过阶层型模块结构，可以特别地提高引脚对应的数据传送速度，可以实现同一数据速率对应的引脚的测试成本的减少、开发成本的降低、以及低电力消耗。
根据本发明，即使增加模块的连接数，也可以将延迟时间的增大抑制到很小。
附图说明
图1为表示本发明的第一实施例的结构的图。
图2为表示本发明的第二实施例的结构的图。
图3为表示本发明的控制用LSI的结构的图。
图4为表示本发明的第三实施例的结构的图。
图5为表示现有方式的存储模块的图。
图6为表示现有方式的存储模块的图。
具体实施方式
对本发明进一步进行详细阐述，并参照附图对其进行说明。本发明的一个实施方式，参照图1，具有多个包括搭载了多个半导体设备(例如DRAM 11)的基板10的第一模块101～108，并且具有第二模块基板20，该第二模块基板20搭载多个第一模块101～108，并且并列设置有至少两组信号线组23，并搭载了控制器(例如控制LSI 50)，其中，所述至少两组信号线组23，分别与多个第一模块101～108内的至少两个第一模块连接，所述控制器，通过并列设置的至少两组信号线组分别与至少两个第一模块连接，并变换为比至少两组信号线组的总条数少的信号线。该第二模块基板具有第一模块并列设置的信号线组的组数或该组数以上的布线层(例如第一模块并列设置的信号线组为4组时，具有4层或4层以上的信号布线层)。第二模块基板20例如被安装在母板40上。第二模块基板20是由本发明新导入的，通过由多个第一模块和搭载第一模块的第二模块结构的阶层型模块结构，不进行母板的设计变更等，就可以进行多个第一模块的并联连接，简化结构，并且可以与高速传送、测试成本的降低相对应。结合以下实施例进行说明。
[实施例]
图1为表示本发明的第一实施例的结构的图。参照图1，在本发明的第一实施例中，搭载了DRAM 11的第一模块基板10，与参照图5、图6说明的第一模块基板10具有相同结构(DIMM)，第一模块基板10被插入插座30中，并被安装在第二模块基板20上。插座30通过焊锡等与第二模块基板20固定连接。第二基板20例如被焊接在母板40上。
在本实施例中，DRAM控制器等控制LSI 50也被搭载在第二模块基板20上，分别插入了8个第一模块基板101～108的各插座30和与控制LSI 50对应的引脚(电极)，通过设置在第二模块基板20上的布线(信号线)23而互相并联连接。在本实施例中，分别与第一模块101～108连接的8组信号线23，被并列设置在不同的层内。
在本实施例中，第二模块基板20，具有与第一模块并列设置的信号线组的组数相同数量或其以上的信号布线层。控制LSI 50近端的第一模块基板101，通过第二模块基板20的表面的部件面信号层(或其下层)的布线23，与控制LSI 50中对应的引脚(电极)连接。控制LSI50远端的第一模块基板108，通过反面的焊锡面信号层(或其上层)的布线23，与控制LSI 50中对应的引脚(电极)连接。第二模块基板20的信号布线层数，为与多个第一模块的信号线组的并列设置数8相对应的8层或8层以上。
此外，使2层为接地层21，然后交互配置电源层22和接地层21，实施高速数字信号传送的干扰对策。进而，也可以作为使电源层22和接地层21为电容电极(使夹在电源层22和接地层21中的绝缘树脂为电容)的去耦电容(与频带对应的电容)使用。
控制LSI 50，在与第一模块基板101～108之间，通过8组布线(信号线)23(第二模块基板20内的多层布线)，并列地进行输入输出。
此外，控制LSI 50通过信号线61例如与设置在母板40上的未图示的CPU(其他的LSI)连接。控制LSI 50将信号线61的条数变换为比8组信号线23少的条数的信号。
根据本实施例，可以通过设置搭载了第一模块和控制LSI 50的第二模块基板20并将其安装在母板40上的阶层型模块结构，进行第一模块和控制LSI 50之间的最佳布线。
此外，DRAM 11的传送速率例如为数百MHz(例如660MHz)时，搭载了多个第一模块的第二模块基板20的数据传送速率，以与DRAM11的传送速率相同的数据传送速率进行数据传送，无需数GHz等。高速接口只要设置在控制用LSI 50上即可。由此，使高速传送速率的系统(服务器等)容易实现。
根据本实施例，不是直接将第一模块安装到母板40上，而是安装到第二模块基板20上，由此不需要辛苦地进行在母板40上的布线设计。即使在第一模块的并联数量进一步增大的情况下，也只是增加第二模块基板20的布线层数，母板40为相同结构。即，在本实施例中，母板的结构并不受第一模块的并联数量的影响。
此外，根据本实施例，通过阶层型模块结构，可以特别地提高第一模块的一个引脚对应的数据传送速度，进而可以降低相同的数据速率对应的引脚的测试成本、开发成本、电力消耗。
进而，根据本实施例，即使增加第一模块的连接数量，也可以抑制延迟时间的增大。
并且，根据本实施例，第二模块基板20为电源层22和接地层21连续的层结构，实施高速数字信号传送的干扰对策。
另外，控制LSI 50可以为经由信号线61在与其他的LSI之间串行传送信号的结构，也可以为通过1组第一模块基板10的信号线(m条)或更少的信号线的条数、在与其他的LSI之间并行传送信号的结构。
接下来，对本发明的第二实施例进行说明。图2为表示本发明的第二实施例的结构的图。在本发明的第二实施例中，多个第一模块基板，每个组与共用的总线连接。更为详细的说，参照图2，从控制LSI50看近端侧的第一模块基板101、102，通过第二模块基板20的表面的部件面信号层(或其下层)的总线(布线)23，与控制LSI 50中对应的引脚(电极)连接；模块基板103、104隔着接地层21及电源层22通过总线(布线)23，与控制LSI 50中对应的引脚(电极)连接；模块基板105、106隔着接地层21及电源层22通过总线(布线)23，与控制LSI 50中对应的引脚(电极)连接；从控制LSI 50看远端侧的模块基板107、108，通过第二模块基板20的反面的焊锡信号层(或其上层)的总线(布线)23，与控制LSI 50中对应的引脚(电极)连接。在本实施例中，也交互地配设电源层22和接地层21，实施高速数字传送的干扰对策。
在本发明的第二实施例中，多个第一模块以组为单位并联连接(在图2中，邻接的2个第一模块构成一个组，四个组并联连接)，构成同一组的第一模块总线连接到共用的总线上。
根据本发明的第二实施例，可以将第二模块基板20的布线层的数量减少为比上述第一实施例少，进而，可以通过对应于高速传送总线连接2个模块基板，而与高速传送速率对应。
图3(A)至图3(C)为表示控制用LSI 50的结构的若干例的图。另外，在图3中，将图1、图2的第一模块作为DIMM，为了简单，第二模块基板20搭载4个并联连接的第一模块(DIMM1～DIMM4)。
参照图3(A)，该控制用LSI 50，由选择电路51选择输出四个第一模块(DIMM1～DIMM4)的输出的一个。例如，从一个第一模块将m条布线(信号线)23输出到控制LSI 50，在控制LSI 50中，选择来自4组第一模块(DIMM1～DIMM4)的输出，将其从缓冲器电路52输出到信号线61(m条)，并向未图示的CPU等传送。此外选择电路51将来自未图示CPU的信号供给至对应的第一模块(DIMM1～DIMM4)。此时，控制LSI的信号线61的传送速率与信号线23的传送速率相同。或者也可以是下述结构：将选择电路51作为多路复用电路，多路复用来自四个模块(DIMM1～DIMM4)的信号，并将其从缓冲器输出。在图3(A)中，缓冲器电路52由三态缓冲器电路及接收器电路构成，可以作为多路复用输入输出的电路结构，或者也可以作为分别具有输入引脚和输出引脚的IO分离结构。
图3(B)为表示控制用LSI 50的其他的结构例的图。参照图3(B)，在该控制用LSI 50中，由接收来自四个模块(DIMM1～DIMM4)的多组信号线23(各m条)的选择电路51选择1组，由SP(串行·并行)/PS(并行·串行)电路53的并行串行转换电路进行串行转换，并向未图示的CPU等传送。另一方面，SP/PS电路53的并行串行转换电路也可以是如下结构：例如转换为n:1(n为2或2以上，为m的约数)，将由选择电路51选择的1组信号线23(m条)转换为m/n条信号线61。该结构的情况下，布线61上的信号以比信号线23高的频率驱动，但并联连接的DIMM1～DIMM4的信号线23的传送速率，均与DRAM的传送速率相同。
图3(C)为表示控制用LSI 50的其他的结构例的图。参照图3(C)，该控制用LSI 50，由接收来自四个模块(DIMM1～DIMM4)的多组信号线23(各m条)的选择电路51A同时选择2组信号线(2×m条)，通过SP/PS电路54的并行串行转换电路分别将2组信号线进行串行转换，并向未图示的CPU等传送。此外，在SP/PS电路54的串行并行转换电路中，将来自未图示的CPU的串行信号转换为2组并行信号，接收2组并行信号的选择电路51A，将这2组并行信号并行供给至对应的2组第一模块的信号线23。SP/PS电路54的并行串行转换电路也可以为如下结构：例如转换为n:1，将例如由选择电路51A选择的两个DIMM的m×2条信号线转换为(m/n)×2条。此时，布线61上的信号的驱动频率为图3(B)的2倍。另外，并联连接的DIMM1～DIMM4的信号线23的传送速率，均与DRAM的传送速率相同。
接下来，对本发明进一步其他的实施例进行说明。图4为表示本发明的第三实施例的结构的图。参照图4，在本实施例中，控制LSI 50，在第二模块基板20的反面，被配置在与第一模块基板(多个)10的配置位置相对应的区域。优选的是，控制LSI 50被配置在第二模块基板20的反面的第一模块基板10的配置位置的正下方，将第二模块基板的面积减少到第一模块配列区域左右。另外，第二模块基板20由垫片等固定器具固定在母板40上。
根据本实施例，可以减少第二模块基板20的面积，增加母板40的设计自由度、安装密度。
如结合以上各实施例所说明的，根据本发明，即使在控制LSI中使用高速接口的情况下，使上行路径(CPU方向的路径)为只有发送的10信道，下行路径(从CPU向DRAM方向)只有接收的10信道，总数据传送速度还与现有方式一样，为10×2＝20Gbps。
因此，根据本发明，与图6所示的现有的结构相比，高速接口1信道相对应的数据速度变为16倍。
此外，在本发明中，在互相并联连接的第一模块间进行多路复用时(例如多路复用两个模块)，高速接口总数，使得上行为只有发送的20信道，下行为只有接收的20信道，各信道的数据传送速率为2Gbps，总数据传送速度为10×4＝40Gbps。这是图6所示的现有的结构的2倍。然而，高速接口1信道对应的数据传送速度为16倍，所以高速接口的信道数为1/8即可。
因此，本发明可以特别地降低相同数据速率对应的高速引脚的测试成本、开发成本以及电力消耗。
一览表示图6的现有方式、本发明和本发明(由控制LSI在并联模块间进行多路复用处理的情况)的比较。
【表1】
  现有方式   本发明   本发明(由控制LSI在并联模块间进行多路复用)
模块8个的总接口数   发送160接收160   发送10接收10   发送20接收20
 总数据传送速度   20Gbps   20Gbps   40Gbps
 高速引脚测试成本(对现有方式)   1   1/16   1/8
 高速引脚电力消耗(对现有方式)   1   1/16   1/8
本发明的阶层型模块，适用于搭载了高速CPU的服务器装置等高速存储模块，但也可以适用于服务器之外的任意的数据处理装置、信息处理装置。此外，在上述实施例中，DIMM被垂直安装在基板上，但本发明并不仅限于这种结构。
以上结合上述实施例对本发明进行了说明，但本发明并不限于上述实施例的结构，还包括可以由本领域技术人员在本发明的范围内得到的各种变形、修正。

Claims (18)

1.一种阶层型模块，其特征在于，
具有多个第一模块，该第一模块具有搭载了至少一个存储设备的基板，
并且具有第二模块，该第二模块搭载所述多个第一模块，具有并列设置有分别与所述多个第一模块内的至少两个第一模块连接的至少两组信号线组的基板，并在所述第二模块的基板上搭载控制器，该控制器与所述并列设置的至少两组信号线组连接，并变换所述至少两组信号线组，使变换后的信号线的条数比所述至少两组信号线组的总条数少。
2.根据权利要求1所述的阶层型模块，其特征在于，
所述第二模块的所述基板，具有搭载在所述第二模块上的信号布线层，该信号布线层的层数为互相并列设置的所述第一模块的信号线组的组数或其以上。
3.根据权利要求1所述的阶层型模块，其特征在于，
所述第一模块的多个，被共同连接到设置在所述第二模块的所述基板上的总线上，并经由所述总线，与所述控制器中对应的端子连接。
4.根据权利要求1所述的阶层型模块，其特征在于，
在所述第二模块的所述基板上，并列设置多组总线。
5.根据权利要求1所述的阶层型模块，其特征在于，
所述多个第一模块被分组化为多组，
属于同一组的多个第一模块，共同地连接到设置在所述第二模块的所述基板上的总线上，并经由所述总线，共同地与所述控制器中对应的端子连接。
6.根据权利要求1所述的阶层型模块，其特征在于，
所述控制器，具有从分别与所述多个第一模块连接的多组信号线组内选择一组的电路。
7.根据权利要求1所述的阶层型模块，其特征在于，
所述控制器具有下述电路：将从对所述第一模块供给信号的装置输入到所述控制器的信号，供给至与所述多个第一模块连接的多组信号线组内对应的组的信号线组。
8.根据权利要求1所述的阶层型模块，其特征在于，
所述控制器具有下述电路：接收并多路复用来自分别与所述多个第一模块连接的多组信号线组的信号，并变换输出为更少条数的信号线。
9.根据权利要求1所述的阶层型模块，其特征在于，
所述控制器具有下述电路：接收并分离从对所述第一模块供给信号的装置输入到所述控制器的多路复用的信号，并供给至分别与所述多个第一模块连接的多组信号线组内对应的组的信号线组。
10.根据权利要求1所述的阶层型模块，其特征在于，
构成所述第二模块的基板，是电源层和接地层交互配置的层结构。
11.根据权利要求10所述的阶层型模块，其特征在于，
在构成所述第二模块的所述基板中，将所述电源层、绝缘层和接地层的结构用作去耦电容。
12.根据权利要求1所述的阶层型模块，其特征在于，
所述控制器，被配置在所述第二模块的所述基板的第一模块搭载面上。
13.根据权利要求1所述的阶层型模块，其特征在于，
所述控制器，被配置在与所述第二模块的所述基板的第一模块搭载面相反侧的反面上。
14.根据权利要求1至13中的任意一项所述的阶层型模块，其特征在于，
所述第二模块基板被搭载在母板上。
15.根据权利要求14所述的阶层型模块，其特征在于，
所述存储设备由动态随机存取存储器，即DRAM设备构成，
所述第一模块为双列直插存储模块，即DIMM，
所述控制器为DRAM控制器。
16.一种电子装置，具有权利要求15所述的阶层型模块。
17.一种电子装置，其特征在于，具有：
多个第一模块，具有分别搭载了至少一个半导体设备的第一基板；
第二模块，搭载所述多个第一模块，具有第二基板，该第二基板上并列设置有所述多个第一模块内的至少2个所述第一模块；和
第三基板，搭载所述第二模块。
18.根据权利要求17所述的电子装置，其特征在于，
在所述第二模块的所述第二基板上，并列设置分别与所述多个第一模块内的至少两个第一模块连接的至少两组信号线组，
在所述第二模块的所述第二基板上，搭载下述控制设备：与所述并列设置的至少两组信号线组连接，并变换所述至少两组信号线组，使变换后的信号线的条数比所述至少两组信号线组的总条数少。
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