KR100267463B1 - 반도체 칩 결함에 기인한 수율손실칩수 및 유형별 불량칩수 측정방법 - Google Patents
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Abstract
본 발명의 목적은 반도체 제조공정중 임의의 공정, 장비 및 공정구간에서 칩 결함에 의한 수율손실 절대값, 최대수율 손실가능량 및 특정 불량유형의 절대값 등을 측정하여 결함 관리를 통한 반도체 칩의 수율을 획기적으로 개선시킬수 있게 되는 반도체 칩 결함에 기인한 수율손실 칩수 및 유형별 불량칩수 측정방법을 제공하는 데 있다.
본 발명의 목적을 달성하기 위한 기술적 구성의 특징은 결함 검사장비를 이용하여 특정공정이 진행된 웨이퍼 상의 칩들 중에서 결함 칩을 프로팅하는 단계와, 상기 단계에서 검사된 결함 칩과 그에 인접하는 무결함 칩을 묶어 디스패리티 칩을 형성하는 단계와, 상기의 디스패리티 칩들로 이루어지는 최대 신뢰성 영역을 확정하는 단계와, 수율측정장치를 이용하여 양품 칩과 유형별 불량 칩을 프로팅하는 단계와, 상기의 최대 신뢰성 영역내에서의 수율측정 결과를 발췌하는 단계와, 상기의 최대 신뢰성 영역내의 모든 디스패리티 칩을 결함 및 무결함 칩, 양품 및 불량 칩, 불량 유형별로 분류하는 단계와, 결함 및 무결함 칩별 양품 및 불량 칩 발생율과 불량 유형별 발생율을 산출하는 단계와, 상기 단계에서 산출된 각종 발생율로부터 현재수준, 최적수준 및 최악수준별 수율손실 경로를 산출하는 단계와, 상기 단계의 수율손실 경로에 기초하여 결함에 의한 수율손실 칩수 및 결함에 의한 최대 수율손실 가능 칩수를 산출하는 단계와, 상기 전전단계에서 산출된 각종 발생율로부터 불량 유형별로 현재수준, 최적수준 및 최악수준별 불량발생 경로를 산출하고 그 불량발생 경로에 기초하여 불량 유형별 결함에 의한 특정불량 발생 칩수 및 그 결함에 의한 특정불량 최대발생가능 칩수를 산출하는 단계를 포함한다.
Description
본 발명은 반도체 제조공정중 먼지 또는 이물질의 유입이나 형상불량 등에 의해 발생되는 칩 결함에 기인한 수율손실의 정확한 값을 측정하는 방법에 관한 것으로, 특히 임의의 공정, 장비 및 공정구간에서 칩 결함에 의한 수율손실 절대값, 최대수율 손실가능량 및 특정 불량유형의 절대값 등을 최대 신뢰성 영역내에서 측정함으로써 결함 관리를 통한 반도체 칩의 수율을 획기적으로 개선시킬수 있도록 한 반도체 칩 결함에 기인한 수율손실칩수 및 유형별 불량칩수 측정방법에 관한 것이다.
반도체 제조공정중 웨이퍼 칩 상에 발생된 결함, 예를 들면 먼지, 이물질, 형상불량등의 결함은 칩의 수율 및 특성에 치명적인 영향을 미친다. 이러한 결함은 반도체 제조공정중 모든 장비와 모든 공정에서 뿐만이 아니라 주변환경 및 취급과정에서 발생되고 있기때문에 이점이 현장관지자로 하여금 결함 관리범위를 매우 넓게만듬으로 인해 칩 제품의 생산 및 품질관리를 어렵게 만들고 있다.
칩 상에 발생된 결함은 수율손실 및 특성 불량등 치명적인 영향을 미치지만, 일반적으로 결함 칩이 100개 발생하더라도 이중 1∼30% 정도인 1∼30개 칩만이 수율손실이 일어나고 나머지 70∼99개 칩은 수율손실이 일어나지 않는다. 즉, 발생된 결함 칩수가 동일하다 할 지라도 공정에 따라 수율손실 정도가 다르게 나타나게 되며, 제품에 따라서도 수율손실 정도가 다르고 또한 결함의 크기 및 유형에 따라서도 수율손실 정도가 다르게 나타나게 된다.
극단적인 예를 들면, DRAM제품의 경우 메모리 셀 영역의 바깥쪽에 결함이 있게되면 불량칩이 되지만 그 메모리 셀 영역내에 결함이 발생된 경우에는 리던던시 셀(REDUNDANCY CELL)을 이용해서 레이저 리페어(LASER REPAIR)하여 양품칩으로 만들 수 있다. 즉, 같은 칩내에서 결함위치에 따라서도 수율 손실정도가 다르게 나타나게 된다.
뿐만 아니라, 반도체 칩 제조시 수율손실을 일으키는 요인은 상기의 결함뿐만아니라 사진감광공정(PHOTOLITHOGRAPHY), 식각공정(ETCHING), 확산공정(DIFFUSION), 이온주입공정(ION IMPLANTATION) 및 박막증착공정(THIN FILM DEPOSITION)등 전체공정에서도 제공되고 있기 때문에, 수율손실이 발생될 경우 결함에 의한 영향이 정확히 얼마인지 규명한다는 것은 거의 불가능하다고 할 수 있다.
따라서, 제품에 따라 결함발생시 수율손실정도가 다른점, 같은 제품일 경우에도 공정에 따라 수율손실정도가 다른점, 결함이 반도체 제조현장의 모든 공정, 장비, 주변환경 및 취급과정에서 발생하는 점등 때문에 결합관리를 통한 수율관리는 매우 어렵다고 할 수 있다.
현재의 결함에 의한 수율손실 및 특성 불량에 대한 측정기술 수준은 웨이퍼 상에 발생된 총 결함수, 총 결함 칩수, 결함 크기별 분류, 유형별 측정등이 가능한 상태이며, 이러한 측정결과를 수율측정 결과에 매칭시킨후 통계처리하여 총 결함수 대비 수율 손실량, 총 결함수 대비 특정 불량 칩수, 총 결함 칩수 대비 수율 손실량, 총 결함 칩수 대비 특정 불량 칩수 등의 해석 및 측정이 가능한 상태이다.
이에 따라 총 결함수, 총 결함 칩수가 증가하면 수율 손실량 및 특정 불량율도 증가한다는 해석이 가능한 수준, 즉 상대적인 측정이 가능한 수준이다.
그러나, 앞서 언급한 바와 같이, 수율손실을 초래하는 요인은 모든 공정 상에서 존재하고 있기 때문에 수율손실이 일어난 칩이 결함에 의해 정확히 얼마나 영향을 받았는지 파악할 수 있는 수율 손실량의 절대값의 측정은 불가능한 상태이다.
본 발명의 목적은 상기한 기존의 기술의 한계를 극복하기 위해, 반도체 제조공정중 임의의 공정, 장비 및 공정구간에서 칩 결함에 의한 수율손실 절대값, 최대수율 손실가능량 및 특정 불량유형의 절대값 등을 결함 칩과 무결함 칩의 쌍으로 만들어지는 디스패리티 칩의 조합으로 이루어진 최대 신뢰성 영역내에서 정확하게 얻어 결함 관리를 통한 반도체 칩의 수율을 획기적으로 개선시킬수 있게 되는 반도체 칩 결함에 기인한 수율손실칩수 및 유형별 불량칩수 측정방법을 제공하는 데 있다.
본 발명의 다른 목적은 단위장비 단위공정 및 공정구간에 대해서 각각 결함에 의한 수율 손실을 정확하게 측정하여 치명장비, 치명공정 및 치명공정구간을 정확히 발췌가능하게 함으로써 관리 우선순위 및 관리수준을 정확한 숫자로 설정가능케 하고 이를 통해 결함 관리를 통한 수율개선에 결정적인 역할하게 될 반도체 칩 결함에 기인한 수율손실 칩수 및 유형별 불량칩수 측정방법을 제공하는 데 있다.
도 1은 본 발명의 실행을 위해 결함 검사장비를 이용하여 웨이퍼 상의 유효 칩중에서 (예시적인)결함 칩을 프로팅한 상태도이다.
도 2는 본 발명의 (예시적인)결함 칩 패턴에 기초하여 디스패리티 칩을 형성한 상태도이다.
도 3은 본 발명에 따른 디스패리티 칩의 구성방법 설명도이다.
도 4는 본 발명의 (예시적인)디스패리티 칩들의 결합에 의해 확정되는 최대 신뢰성 영역의 상태도이다.
도 5는 본 발명의 설명을 위해 수율측정장치를 이용하여 예시적으로 웨이퍼 상의 유효 칩들을 양품 및 유형별 불량 칩으로 분류한 상태도이다.
도 6은 본 발명의 예시적인 최대 신뢰성 영역내에서의 양품 및 유형별 불량 칩을 발췌한 상태도이다.
※도면의 주요부분에 대한 부호의 설명※
10 : 웨이퍼 11 : 유효칩 영역
12 : 결함 칩 13 : 무결함 칩
14 : 결함 15 : 디스패리티 칩
16 : 넌 디스패리티 칩 17 : 최대 신뢰성 영역
상기 목적을 달성하기 위한 본 발명의 기술적 사상은 결함 검사장비를 이용하여 특정공정이 진행된 웨이퍼 상의 칩들 중에서 결함 칩을 프로팅하는 단계와, 상기 단계에서 검사된 결함 칩과 그에 인접하는 무결함 칩을 묶어 디스패리티 칩을 형성하는 단계와, 상기의 디스패리티 칩들로 이루어지는 최대 신뢰성 영역을 확정하는 단계와, 수율측정장치를 이용하여 양품 칩과 유형별 불량 칩을 프로팅하는 단계와, 상기의 최대 신뢰성 영역내에서의 수율측정 결과를 발췌하는 단계와, 상기의 최대 신뢰성 영역내의 모든 디스패리티 칩을 결함 및 무결함 칩, 양품 및 불량 칩, 불량 유형별로 분류하는 단계와, 결함 및 무결함 칩별 양품 및 불량 칩 발생율과 불량 유형별 발생율을 산출하는 단계와, 상기 단계에서 산출된 각종 발생율로부터 현재수준, 최적수준 및 최악수준별 수율손실 경로를 산출하는 단계와, 상기 단계의 수율손실 경로에 기초하여 결함에 의한 수율손실 칩수 및 결함에 의한 최대 수율손실 가능 칩수를 산출하는 단계와, 상기 전전단계에서 산출된 각종 발생율로부터 불량 유형별로 현재수준, 최적수준 및 최악수준별 불량발생 경로를 산출하고 그 불량발생 경로에 기초하여 불량 유형별 결함에 의한 특정불량 발생 칩수 및 그 결함에 의한 특정불량 최대발생가능 칩수를 산출하는 단계를 포함하는 것으로 특징지워 진다.
첨부한 도면을 참고로 하여 본 발명을 상세히 설명하면 다음과 같다.
본 발명의 실행을 위한 제1단계에서는 도 1에서 참고되는 바와 같이, 결함 검사장비를 이용하여 웨이퍼 상의 유효 칩중에서 결함 칩을 프로팅한다.
여기에서는 예시적으로 웨이퍼(10)상에서 77개 칩으로 이루어지는 유효칩 영역(11)이 결함(14)을 가지는 22개의 결함 칩(12)과 55개의 무결함 칩(13)으로 구성된 것을 보이고 있다.
제2단계에서는 도 2에서 참고되는 바와 같이, 앞의 예시적인 제1단계에서 파악된 웨이퍼(10)상의 개개의 결함 칩(12)과 그에 인접하고 있는 무결함 칩(13)을 묶어 하나의 페어로 만들어 디스패리티 칩(15)을 형성시킨다.
도 3은 본 발명에 따른 디스패리티 칩의 구성방법 설명도로써, 결함 칩이 연속하여 발생되고 있으면 상,하,좌,우의 인접 무결함 칩을 이용하여 디스패리티 칩(15)을 형성하고, 결함 칩이 집단으로 발생하여 디스패리티 칩을 형성할 수 없을 경우에는 해당 칩, 즉 넌 디스패리티 칩(16)을 데이터에서 제외시키는 것을 설명하고 있다.
제3단계에서는 도 4에서 참고되는 바와 같이, 상기 제2단계에서 형성된 디스패리티 칩들의 결합으로 만들어지는 최대 신뢰성 영역(17)을 확정한다.
제4단계에서는 도 5에서 참고되는 바와 같이, 수율측정장치를 이용하여 양품 칩(A)과 유형별 불량 칩(B,C,D,E,F)을 프로팅한다.
제5단계에서는 도 6에서 참고되는 바와 같이, 상기의 최대 신뢰성 영역(17)내에서 제4단계에서의 수율측정 결과인 양품 칩(A)과 유형별 불량 칩(B,C,D,E,F)을 발췌한다.
제6단계에서는 하기 표 1과 같이, 상기의 최대 신뢰성 영역내의 모든 디스패리티 칩을 결함 및 무결함 칩, 양품 및 불량 칩, 불량 유형별로 분류한다.
| 양품 칩수 | 불량 칩수 | 계 | 불 량 유 형 | |||||
| B | C | D | E | F | ||||
| 결함 칩 | 12 | 10 | 22 | 4 | 3 | 1 | 1 | 1 |
| 무결함 칩 | 15 | 7 | 22 | 2 | 2 | 1 | 1 | 1 |
제7단계에서는 결함 및 무결함 칩별 양품 및 불량 칩 발생율과 불량 유형별 발생율을 아래와 같이 산출한다.
-결함 칩-
양품 칩 발생율 ; 12/22 = 0.545 ---------- (a)
불량 칩 발생율 ; 10/22 = 0.455 ---------- (b)
B 불량 발생율 ; 4/22 = 0.182 ---------- (c)
C 불량 발생율 ; 3/22 = 0.136 ---------- (d)
D 불량 발생율 ; 1/22 = 0.045 ---------- (e)
E 불량 발생율 ; 1/22 = 0.045 ---------- (f)
F 불량 발생율 ; 1/22 = 0.045 ---------- (g)
-무결함 칩-
양품 칩 발생율 ; 15/22 = 0.682 ---------- (h)
불량 칩 발생율 ; 7/22 = 0.318 ---------- (i)
B 불량 발생율 ; 2/22 = 0.091 ---------- (j)
C 불량 발생율 ; 2/22 = 0.091 ---------- (k)
D 불량 발생율 ; 1/22 = 0.045 ---------- (l)
E 불량 발생율 ; 1/22 = 0.045 ---------- (m)
F 불량 발생율 ; 1/22 = 0.045 ---------- (n)
제8단계에서는 상기 제7단계에서 산출된 각종 발생율로부터 현재수준, 최적수준 및 최악수준별 수율손실 경로를 하기 표 2와 같이 산출한다.
| 총칩수 | 무결함 칩수 | 무결함칩 수율손실 | 수율손실 합 | |
| 결함칩수 | 결함칩 수율손실 | |||
| 현재수준 | 77개 | 55개 | 17.49개 (55×0.318) | 27.5개------(o) |
| 22개 | 10.01개 (22×0.455) | |||
| 최적수준 | 77개 | 77개 | 24.49개 (77×0.318) | 24.49개-----(p) |
| 0개 | 0개 ( 0×0.455) | |||
| 최악수준 | 77개 | 0개 | 0개 ( 0×0.318) | 35.04개-----(q) |
| 77개 | 35.04개 (77×0.455) |
여기에서의 현재수준은 무결함 칩수는 55개 이고, 결함 칩수는 22개인 상태를 의미하며, 최적수준은 결함 칩이 없는 상태를, 그리고 최악수준은 무결함 칩이 없는 상태를 의미한다.
제9단계에서는 상기 제8단계의 수율손실 경로에 기초하여 결함에 의한 수율손실 칩수 및 결함에 의한 최대 수율손실 가능 칩수를 아래와 같이 산출한다.
결함에 의한 수율손실 칩수=현재수준값(o)-최적수준값(p)=27.5-24.49=3.01칩
최대 수율손실가능 칩수=최악수준값(q)-최적수준값(p)=35.04-24.49=10.55칩
여기에서 현재수준(총 칩수; 77개, 결함 칩수; 22개)은 결함에 의해 3.01 칩의 수율손실(3.01/77 = 3.91%)이 발생하고 있으며, 결함에 의해 최대 10.55 칩 의 수율손실(10.55/77 = 13.7%) 가능성이 있음을 파악할 수 있다.
한편, 상기 제7단계에서 산출된 각종 발생율로부터 불량 유형별로 현재수준, 최적수준 및 최악수준별 불량발생 경로를 산출할수 있는데, 먼저 B불량 유형에서의 현재수준, 최적수준 및 최악수준별 불량발생 경로는 다음 표 3에서 보이고 있는 식으로 산출한다.
| 총칩수 | 무결함 칩수 | 무결함칩의 B불량칩수 | 총 B불량칩수 | |
| 결함칩수 | 결함칩의 B불량칩수 | |||
| 현재수준 | 77개 | 55개 | 5.01개 (55×0.091) | 9.01개-----(r) |
| 22개 | 4.00개 (22×0.182) | |||
| 최적수준 | 77개 | 77개 | 7.01개 (77×0.091) | 7.01개-----(s) |
| 0개 | 0개 ( 0×0.182) | |||
| 최악수준 | 77개 | 0개 | 0개 ( 0×0.091) | 14.01개-----(t) |
| 77개 | 14.01개 (77×0.182) |
이를 기초로하여 B불량 발생율, B불량의 최대 발생가능율을 구할 수 있다.
결함에 의한 B특정불량발생칩수=현재수준값(r)-최적수준값(s)=9.01-7.01=2칩
B특정불량의 최대발생가능칩수=최악수준값(t)-최적수준값(s)=14.01-7.01=7칩
이로부터 현재수준(총 칩수;77개, 결함 칩수;22개)은 결함에 의해 2개 칩의 B불량(2/77 = 1.06%)이 발생하고 있으며, 결함에 의해 최대 7개 칩의 B불량(7/77 = 9.09%)가능성이 있음을 파악할 수 있다.
또한 C불량 유형에서의 현재수준, 최적수준 및 최악수준별 불량발생 경로는 다음 표 4에서 나타내고 있는 식으로 산출한다.
| 총칩수 | 무결함 칩수 | 무결함칩의 C불량칩수 | 총 C불량칩수 | |
| 결함칩수 | 결함칩의 C불량칩수 | |||
| 현재수준 | 77개 | 55개 | 5.01개 (55×0.091) | 8.00개-----(u) |
| 22개 | 2.99개 (22×0.136) | |||
| 최적수준 | 77개 | 77개 | 7.01개 (77×0.091) | 7.01개-----(v) |
| 0개 | 0개 ( 0×0.136) | |||
| 최악수준 | 77개 | 0개 | 0개 ( 0×0.091) | 10.47개-----(w) |
| 77개 | 10.47개 (77×0.136) |
이로부터 C불량 발생율, 결함에 의한 C불량 최대발생가능율을 구한다.
결함에 의한 C불량발생칩수=현재수준값(u)-최적수준값(v)=8.0-7.01=0.99 칩
C불량의 최대발생가능칩수=최악수준값(w)-최적수준값(v)=10.47-7.01=3.46 칩
이로부터 현재수준(총 칩수;77개, 결함 칩수;22개)은 결함에 의해 0.99개 칩의 C불량(0.99/77 = 1.29%)이 발생하고 있으며, 결함에 의해 최대 3.46칩의 C불량(3.46/77 = 4.49%)가능성이 있음을 파악할 수 있다.
또한 D, E, F불량유형에 대해서도 상기 B, C불량유형에서와의 동일한 방법으로 결함에 의한 불량발생율, 불량의 최대발생가능율을 구할 수 있다.
이상에서 설명한 바와 같은 본 발명은 디스패리티 칩만으로 구성된 최대신뢰성 영역 설계방식을 통하여 결함이 아닌 다른 공정요인에 의한 영향을 완전히 제거한 후 수율손실 경로를 규명하여 결함에 의한 수율손실 및 특정불량 유형의 절대값을 정확히 측정할 수 있게 되므로, 이를 바탕으로 단위장비, 단위공정 및 공정구간에 대해서 각각 결함에 의한 수율 손실을 정확하게 파악할 수 있게 됨에 따라 치명장비, 치명공정 및 치명공정 구간의 관리 우선순위 및 관리수준을 정확한 숫자로 설정하는 것이 가능하게 되어 합리적인 결함 관리를 통한 수율개선에 지대한 효과를 가져오게될 것이다.
Claims (2)
- 반도체 칩상의 결함에 의한 수율 측정방법에 있어서, 결함 검사장비를 이용하여 특정공정이 진행된 웨이퍼 상의 칩들 중에서 결함 칩을 프로팅한 후 디스패리티 칩을 형성하는 단계와, 상기의 디스패리티 칩들로 이루어지는 최대 신뢰성 영역을 확정하는 단계와, 수율측정장치를 이용하여 양품 칩과 유형별 불량 칩을 프로팅하는 단계와, 상기의 최대 신뢰성 영역내에서의 수율측정 결과를 발췌하는 단계와, 상기의 최대 신뢰성 영역내의 모든 디스패리티 칩을 결함 및 무결함 칩, 양품 및 불량 칩, 불량 유형별로 분류하는 단계와, 결함 및 무결함 칩별 양품 및 불량 칩 발생율과 불량 유형별 발생율을 산출하는 단계와, 상기 단계에서 산출된 각종 발생율로부터 현재수준, 최적수준 및 최악수준별 수율손실 경로를 산출하는 단계와, 상기 단계의 수율손실 경로에 기초하여 결함에 의한 수율손실 칩수 및 결함에 의한 최대 수율손실 가능칩수는 각각 현재수준 값(o)-최적수준 값(p) 및 최악수준 값(q)-최적수준 값(p)의 식으로 산출해 내는 단계를 포함하는 것을 특징으로 하는 반도체 칩 결함에 기인한 수율손실 칩수 및 유형별 불량칩수 측정방법.
- 제1항에 있어서, 디스패리티 칩은 결함 칩 프로팅 단계에서 검사된 결함 칩과 그에 인접하는 무결함 칩을 묶어 형성하고 이때 결함 칩이 집단으로 발생하여 디스패리티 칩을 형성할 수 없을 경우 해당 칩을 데이터에서 제외시키는 것을 특징으로 하는 반도체 칩 결함에 기인한 수율손실 칩수 및 유형별 불량칩수 측정방법.
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