JP3737031B2 - 半導体チップ欠陥に基づいた収率損失チップ数及び類型別の不良チップ数の測定方法 - Google Patents
半導体チップ欠陥に基づいた収率損失チップ数及び類型別の不良チップ数の測定方法 Download PDFInfo
- Publication number
- JP3737031B2 JP3737031B2 JP2000561655A JP2000561655A JP3737031B2 JP 3737031 B2 JP3737031 B2 JP 3737031B2 JP 2000561655 A JP2000561655 A JP 2000561655A JP 2000561655 A JP2000561655 A JP 2000561655A JP 3737031 B2 JP3737031 B2 JP 3737031B2
- Authority
- JP
- Japan
- Prior art keywords
- chips
- defective
- chip
- type
- defect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
Description
【０００１】
（技術分野）
本発明は、半導体製造工程中でホコリまたは異物の流入や形状不良により発生するチップ欠陥に基づいた収率損失の正確な値を測定する方法に関する。
【０００２】
（背景技術）
半導体製造工程中でウェーハチップ上に発生した欠陥、例えばホコリ、異物、形状不良などの欠陥はチップの収率及び特性に致命的な影響を及ぼす。このような欠陥は半導体製造工程中で全ての装置と全ての工程でだけでなく周辺環境をはじめとする全ての取扱過程で発生している。この点が現場管理者が管理する欠陥管理範囲を非常に広くして、チップ製品の生産及び品質管理を難しくしている。
【０００３】
チップ上に発生した欠陥は収率損失及び特性不良に致命的な影響を及ぼすが、一般に欠陥チップが１００個発生してもこの中で１〜３０%程度の１〜３０個のチップだけに対して収率損失が発生し、残りの７０〜９９個のチップに対しては収率損失が発生しない。すなわち、欠陥チップ数が同一であっても工程によって収率損失の程度が異なって示され、製品によっても収率損失の程度が違く、また欠陥の大きさ及び類型によっても収率損失の程度が異なって示される。
【０００４】
極端に例えば、DRAM製品の場合、メモリセル領域の外側に欠陥があれば不良品チップになるが、そのメモリセル領域内に欠陥が発生した場合にはリダンダンシセルを用いてレーザーリペアして良品チップに作ることができる。すなわち、同じチップ内でも欠陥位置によって収率損失の程度が異なって示される。
【０００５】
半導体チップ製造時に収率損失を起こす要因は前記の欠陥だけでなく写真感光工程、蝕刻工程、拡散工程、イオン注入工程及び薄膜蒸着工程など全体工程で提供されているために、収率損失が発生する場合、欠陥による影響が正確にどれぐらいか明らかにすることは非常に難しいといえる。
【０００６】
このように、製品によって欠陥発生時に収率損失の程度が違う点、同じ製品の場合にも工程によって収率損失の程度が違う点、欠陥が半導体の製造現場の全ての工程、装置、周辺環境及び取扱過程で発生する点によって欠陥管理を通した収率管理は非常に難しい。
【０００７】
現在の欠陥による収率損失及び特性不良に対する測定技術水準はウェーハ上に発生した総欠陥数、総欠陥チップ数、欠陥のサイズ別分類、類型別測定などが可能な状態であり、このような測定結果を収率測定結果にマッチングさせた後で統計処理して総欠陥数対比の収率損失量、総欠陥数対比の特定不良チップ数、総欠陥チップ数対比の収率損失量、総欠陥チップ数対比の特定不良チップ数などの解釈及び測定が可能な状態である。
【０００９】
ところが、前述したように、収率損失を招く要因は全ての工程に存在しているために、収率損失がおきたチップが欠陥により正確にどれほど影響されたかを把握できる収率損失量の絶対値の測定は不可能な状態である。
【００１０】
（発明の開示）
本発明は前記の問題点を解決するために創作されたものであって、半導体製造工程中で任意の工程、任意の装置及び任意の工程区間でチップ欠陥による収率損失のチップ数、最大収率損失可能なチップ数及び特定類型の不良発生チップ数などを正確に得て欠陥管理を通した半導体チップの収率を画期的に改善させる半導体チップ欠陥に基づいた収率損失のチップ数及び類型別の不良チップ数の測定方法及びその方法をコンピュータ上で動作するプログラムで具現して記録したコンピュータが読出できる記録媒体を提供することをその目的とする。
【００１１】
前記第１の目的を達成するために、本発明に係る半導体製造工程において、半導体チップ欠陥に基づいた収率損失のチップ数及び類型別の不良チップ数の測定方法は、欠陥検査装置を用いて所定の工程が進行されたウェーハ上の有効チップ中で欠陥チップを把握し、把握された欠陥チップを第１ウェーハマップ上にプロッティングする段階と、前記第１ウェーハマップ上で各欠陥チップとその欠陥チップに隣接している少なくとも一つの無欠陥チップをまとめて一組にしてディスパリティチップを形成し、ディスパリティチップが位置した領域からなる最大信頼性領域を決定する段階と、工程が完了した後、収率測定装置を用いて良品チップと類型別の不良品チップを第２ウェーハマップ上にプロッティングする段階と、第１ウェーハマップ上の最大信頼性領域内の欠陥チップ及び無欠陥チップに対応する第２ウェーハマップ上の良品チップ及び類型別の不良品チップの個数を分類して収率損失及び類型別の不良チップ数に関する統計値を作成する段階とを含む。
【００１２】
前記第２の目的を達成するために、本発明に係る半導体製造工程において、半導体チップ欠陥に基づいた収率損失チップ数及び類型別の不良チップ数を測定するためのプログラム命令語を含むコンピュータが読出できる記録媒体は、欠陥検査装置から所定の工程が進行されたウェーハ上の有効チップ中で欠陥チップ及び無欠陥チップに関するデータを入力し、入力された欠陥チップ及び無欠陥チップに関するデータを第１ウェーハマップ上にプロッティングするコンピュータが読出できるコードと、前記第１ウェーハマップ上で各欠陥チップとその欠陥チップに隣接している少なくとも一つの無欠陥チップをまとめて一組にしてディスパリティチップを形成し、ディスパリティチップが位置した領域からなる最大信頼性領域を決定するコンピュータが読出できるコードと、工程が完了した後、収率測定装置から良品チップと類型別の不良品チップに関するデータを入力し、入力された良品チップと類型別の不良品チップに関するデータを第２ウェーハマップ上にプロッティングするコンピュータが読出できるコードと、第１ウェーハマップ上の最大信頼性領域内の欠陥チップ及び無欠陥チップに対応する第２ウェーハマップ上の良品チップ及び類型別の不良品チップの個数を分類して収率損失及び類型別の不良チップ数に関する統計値を作成するコンピュータが読出できるコードを含む。
【００１３】
（発明を実施するための最良の態様）
以下、添付した図面を参照して本発明の一実施例を詳細に説明する。
本発明の一実施例で第１段階では、図１に例示的に示したように欠陥検査装置を用いてウェーハ上の有効チップ中で欠陥チップを第１ウェーハマップ上にプロッティングする。図１は、例示的にウェーハ１０上で７７個のチップよりなる有効チップ領域１１が欠陥１４を有する２２個の欠陥チップ１２と５５個の無欠陥チップ１３で構成された第１ウェーハマップを示している。
【００１４】
図２により参照される第２段階では、第１段階で把握された各欠陥チップ１２とそのチップに隣接している無欠陥チップ１３をまとめて一組にしてディスパリティチップ１５を第１ウェーハマップに形成させる。
【００１５】
図３によれば、ウェーハマップ上で欠陥チップを順に探して以前にディスパリティチップ１５を形成していない無欠陥チップ中で欠陥チップに上、下、左または右のいずれかで隣接した無欠陥チップを結合してディスパリティチップを形成する。ところが、欠陥チップが集団で発生することによってディスパリティチップ１５を形成できない欠陥チップ、すなわちノンディスパリティチップ１６は信頼性を低める恐れがあるので、本発明に係る統計値を生成するための信頼性領域を形成するデータから除外している。
【００１６】
図４により参照される第３段階では、第２段階で形成されたディスパリティチップの結合で形成される最大信頼性領域１７を第１ウェーハマップ上で確定する。
【００１７】
図５により参照される第４段階では、収率測定装置を用いて良品チップAと不良品チップB、C、D、E、Fを第２ウェーハマップ上にプロッティングする。図５は良品チップと不良品チップが例示的にプロッティングされた第２ウェーハマップを示す。
【００１８】
図６により参照される第５段階では、第１ウェーハマップ上の最大信頼性領域内で第４段階での収率測定結果の第２ウェーハマップ上の良品チップAと不良品チップB、C、D、E、Fを抜萃する。
【００１９】
第６段階では次の表１のように、最大信頼性領域内の全てのディスパリティチップを欠陥チップと無欠陥チップに分類し、分類された欠陥チップと無欠陥チップを各々良品チップ、不良品チップ及び不良類型別に分類する。
【００２０】
【表１】
【００２１】
第７段階では欠陥チップ別の良品チップ、不良品チップ発生率及び不良類型別の発生率そして無欠陥チップ別の良品チップ、不良品チップ発生率及び不良類型別の発生率を次のように算出する。
【００２２】
欠陥チップ：
良品チップ発生率 ：１２／２２＝０．５４５ (a)
不良品チップ発生率：１０／２２＝０．４５５ (b)
B類型不良発生率 ：４／２２＝０．１８２ (c)
C類型不良発生率 ：３／２２＝０．１３６ (d)
D類型不良発生率 ：１／２２＝０．０４５ (e)
E類型不良発生率 ：１／２２＝０．０４５ (f)
F類型不良発生率 ：１／２２＝０．０４５ (g)
【００２３】
無欠陥チップ：
良品チップ発生率 ：１５／２２＝０．６８２ (h)
不良品チップ発生率：７／２２＝０．３１８ (i)
B類型不良発生率 ：２／２２＝０．０９１ (j)
C類型不良発生率 ：２／２２＝０．０９１ (k)
D類型不良発生率 ：１／２２＝０．０４５ (l)
E類型不良発生率 ：１／２２＝０．０４５ (m)
F類型不良発生率 ：１／２２＝０．０４５ (n)
【００２４】
第８段階では、第７段階で算出された各種発生率を用いて現在水準、最適水準及び最悪水準別の収率損失の合計を次の表２に示した経路により算出する。
【００２５】
【表２】
【００２６】
ここでの現在水準は無欠陥チップ数が５５で、欠陥チップ数が２２の状態を意味し、最適水準は全てのチップが無欠陥チップの状態を、最悪水準は全てのチップが欠陥チップの状態を意味する。
【００２７】
第９段階では、第８段階の収率損失の合計に基づいて欠陥による収率損失チップ数及び欠陥による最大収率損失の可能なチップ数を次のように算出する。
【００２８】
欠陥による収率損失チップ数＝
現在水準値(o)−最適水準値(p)＝２７．５−２４．４９＝３．０１チップ
最大収率損失可能なチップ数＝
最悪水準値(q)−最適水準値(p)＝３５．０４−２４．４９＝１０．５５チップ
【００２９】
ここで現在水準(総チップ数：７７、欠陥チップ数：２２)は欠陥により３．０１チップの収率損失(３．０１／７７＝３．９１%)が発生しており、欠陥により最大１０．５５チップの収率損失(１０．５５／７７＝１３．７%)の可能性があることを把握できる。
【００３０】
一方、第７段階で算出された各種発生率から不良類型別の現在水準、最適水準及び最悪水準別の不良発生経路を算出できるが、先ずB不良類型での現在水準、最適水準及び最悪水準別の総B不良チップ数は次の表３に示した経路により算出する。
【００３１】
【表３】
【００３２】
これに基づいてB不良発生率、B不良の最大発生可能率を求めることができる。
欠陥によるB特定不良の発生チップ数＝
現在水準値(r)−最適水準値(s)＝９．０１−７．０１＝２チップ
B特定不良の最大発生可能なチップ数＝
最悪水準値(t)−最適水準値(s)＝１４．０１−７．０１＝７チップ
【００３３】
これより現在水準(総チップ数：７７、欠陥チップ数：２２)は欠陥により２つのチップのB不良(２／７７＝２．６０%)が発生しており、欠陥により最大７つのチップのB不良(７／７７＝９．０９%)の可能性があることを把握できる。
【００３４】
また、C不良類型での現在水準、最適水準及び最悪水準別の総C不良チップ数は次の表４に示した経路により算出する。
【００３５】
【表４】
【００３６】
これに基づいてC不良発生率、C不良の最大発生可能率を求めることができる。
欠陥によるC不良発生チップ数＝
現在水準値(u)−最適水準値(v)＝８．００−７．０１＝０．９９チップ
C不良の最大発生可能なチップ数＝
最悪水準値(w)−最適水準値(v)＝１０．４７−７．０１＝３．４６チップ
【００３７】
これより現在水準(総チップ数：７７、欠陥チップ数：２２)は欠陥により０．９９のチップのC不良(０．９９／７７＝１．２９%)が発生しており、欠陥により最大３．４６のチップのC不良(３．４６／７７＝４．４９%)の可能性があることを把握できる。
【００３８】
また、D、E、F不良類型についてもB、C不良類型と同じ方法で欠陥による不良発生率、不良の最大発生可能率を求めることができる。
【００３９】
一方、前述した本発明の実施例はコンピュータで実行できるプログラムで作成可能である。そして、コンピュータで使われる記録媒体から前記プログラムを動作させる汎用デジタルコンピューターで具現できる。前記記録媒体はマグネチック貯蔵媒体(例えば、ROM、フロッピーディスク、ハードディスクなど)、光学的な判読媒体(例えば、CD-ROM、DVDなど)及びキャリヤウェーブ(例えば、インターネットを通した伝送)のような貯蔵媒体を含む。
【００４０】
そして、本発明を具現するための機能的なプログラム、コード及びコードセグメントは本発明が属する技術分野へのプログラマーにより容易に推論できる。
【００４１】
（産業上の利用可能性）
前記のように、本発明はディスパリティチップだけで構成された最大信頼性領域の設計方式を通じて、欠陥でない他の工程要因による影響を完全に除去した後で収率損失経路を明らかにして、欠陥による収率損失及び特定不良類型の絶対値を正確に測定できるようになる。したがって、これに基づいて単位工程、単位装置及び単位工程区間に対して各々欠陥による収率損失を正確に把握できることによってきわめて重要な工程、きわめて重要な装置及びきわめて重要な工程区間に対する管理優先順位及び管理水準を正確な数字で設定可能になって合理的な欠陥管理を通した収率改善に至大なる効果をもたらす。
【図面の簡単な説明】
【図１】 本発明で欠陥検査装置を用いてウェーハ上の有効チップ中で欠陥チップをプロッティングしたウェーハマップを示すものである。
【図２】 本発明で欠陥チップパターンに基づいてディスパリティチップを形成したウェーハマップを示すものである。
【図３】 本発明でディスパリティチップの構成方法を説明するための図面である。
【図４】 本発明でディスパリティチップの結合により確定される最大信頼性領域を表示したウェーハマップを示すものである。
【図５】 本発明で収率測定装置を用いてウェーハ上の有効チップを良品チップ及び類型別の不良品チップに分類したウェーハマップを示すものである。
【図６】 本発明の最大信頼性領域内での良品チップ及び類型別の不良品を抜すいしたウェーハマップを示すものである。
【符号の説明】
１０ ウェーハ
１１ 有効チップ領域
１２ 欠陥チップ
１３ 無欠陥チップ
１４ 欠陥
１５ ディスパリティチップ
１６ ノンディスパリティチップ
１７ 最大信頼性領域
（技術分野）
本発明は、半導体製造工程中でホコリまたは異物の流入や形状不良により発生するチップ欠陥に基づいた収率損失の正確な値を測定する方法に関する。
【０００２】
（背景技術）
半導体製造工程中でウェーハチップ上に発生した欠陥、例えばホコリ、異物、形状不良などの欠陥はチップの収率及び特性に致命的な影響を及ぼす。このような欠陥は半導体製造工程中で全ての装置と全ての工程でだけでなく周辺環境をはじめとする全ての取扱過程で発生している。この点が現場管理者が管理する欠陥管理範囲を非常に広くして、チップ製品の生産及び品質管理を難しくしている。
【０００３】
チップ上に発生した欠陥は収率損失及び特性不良に致命的な影響を及ぼすが、一般に欠陥チップが１００個発生してもこの中で１〜３０%程度の１〜３０個のチップだけに対して収率損失が発生し、残りの７０〜９９個のチップに対しては収率損失が発生しない。すなわち、欠陥チップ数が同一であっても工程によって収率損失の程度が異なって示され、製品によっても収率損失の程度が違く、また欠陥の大きさ及び類型によっても収率損失の程度が異なって示される。
【０００４】
極端に例えば、DRAM製品の場合、メモリセル領域の外側に欠陥があれば不良品チップになるが、そのメモリセル領域内に欠陥が発生した場合にはリダンダンシセルを用いてレーザーリペアして良品チップに作ることができる。すなわち、同じチップ内でも欠陥位置によって収率損失の程度が異なって示される。
【０００５】
半導体チップ製造時に収率損失を起こす要因は前記の欠陥だけでなく写真感光工程、蝕刻工程、拡散工程、イオン注入工程及び薄膜蒸着工程など全体工程で提供されているために、収率損失が発生する場合、欠陥による影響が正確にどれぐらいか明らかにすることは非常に難しいといえる。
【０００６】
このように、製品によって欠陥発生時に収率損失の程度が違う点、同じ製品の場合にも工程によって収率損失の程度が違う点、欠陥が半導体の製造現場の全ての工程、装置、周辺環境及び取扱過程で発生する点によって欠陥管理を通した収率管理は非常に難しい。
【０００７】
現在の欠陥による収率損失及び特性不良に対する測定技術水準はウェーハ上に発生した総欠陥数、総欠陥チップ数、欠陥のサイズ別分類、類型別測定などが可能な状態であり、このような測定結果を収率測定結果にマッチングさせた後で統計処理して総欠陥数対比の収率損失量、総欠陥数対比の特定不良チップ数、総欠陥チップ数対比の収率損失量、総欠陥チップ数対比の特定不良チップ数などの解釈及び測定が可能な状態である。
【０００９】
ところが、前述したように、収率損失を招く要因は全ての工程に存在しているために、収率損失がおきたチップが欠陥により正確にどれほど影響されたかを把握できる収率損失量の絶対値の測定は不可能な状態である。
【００１０】
（発明の開示）
本発明は前記の問題点を解決するために創作されたものであって、半導体製造工程中で任意の工程、任意の装置及び任意の工程区間でチップ欠陥による収率損失のチップ数、最大収率損失可能なチップ数及び特定類型の不良発生チップ数などを正確に得て欠陥管理を通した半導体チップの収率を画期的に改善させる半導体チップ欠陥に基づいた収率損失のチップ数及び類型別の不良チップ数の測定方法及びその方法をコンピュータ上で動作するプログラムで具現して記録したコンピュータが読出できる記録媒体を提供することをその目的とする。
【００１１】
前記第１の目的を達成するために、本発明に係る半導体製造工程において、半導体チップ欠陥に基づいた収率損失のチップ数及び類型別の不良チップ数の測定方法は、欠陥検査装置を用いて所定の工程が進行されたウェーハ上の有効チップ中で欠陥チップを把握し、把握された欠陥チップを第１ウェーハマップ上にプロッティングする段階と、前記第１ウェーハマップ上で各欠陥チップとその欠陥チップに隣接している少なくとも一つの無欠陥チップをまとめて一組にしてディスパリティチップを形成し、ディスパリティチップが位置した領域からなる最大信頼性領域を決定する段階と、工程が完了した後、収率測定装置を用いて良品チップと類型別の不良品チップを第２ウェーハマップ上にプロッティングする段階と、第１ウェーハマップ上の最大信頼性領域内の欠陥チップ及び無欠陥チップに対応する第２ウェーハマップ上の良品チップ及び類型別の不良品チップの個数を分類して収率損失及び類型別の不良チップ数に関する統計値を作成する段階とを含む。
【００１２】
前記第２の目的を達成するために、本発明に係る半導体製造工程において、半導体チップ欠陥に基づいた収率損失チップ数及び類型別の不良チップ数を測定するためのプログラム命令語を含むコンピュータが読出できる記録媒体は、欠陥検査装置から所定の工程が進行されたウェーハ上の有効チップ中で欠陥チップ及び無欠陥チップに関するデータを入力し、入力された欠陥チップ及び無欠陥チップに関するデータを第１ウェーハマップ上にプロッティングするコンピュータが読出できるコードと、前記第１ウェーハマップ上で各欠陥チップとその欠陥チップに隣接している少なくとも一つの無欠陥チップをまとめて一組にしてディスパリティチップを形成し、ディスパリティチップが位置した領域からなる最大信頼性領域を決定するコンピュータが読出できるコードと、工程が完了した後、収率測定装置から良品チップと類型別の不良品チップに関するデータを入力し、入力された良品チップと類型別の不良品チップに関するデータを第２ウェーハマップ上にプロッティングするコンピュータが読出できるコードと、第１ウェーハマップ上の最大信頼性領域内の欠陥チップ及び無欠陥チップに対応する第２ウェーハマップ上の良品チップ及び類型別の不良品チップの個数を分類して収率損失及び類型別の不良チップ数に関する統計値を作成するコンピュータが読出できるコードを含む。
【００１３】
（発明を実施するための最良の態様）
以下、添付した図面を参照して本発明の一実施例を詳細に説明する。
本発明の一実施例で第１段階では、図１に例示的に示したように欠陥検査装置を用いてウェーハ上の有効チップ中で欠陥チップを第１ウェーハマップ上にプロッティングする。図１は、例示的にウェーハ１０上で７７個のチップよりなる有効チップ領域１１が欠陥１４を有する２２個の欠陥チップ１２と５５個の無欠陥チップ１３で構成された第１ウェーハマップを示している。
【００１４】
図２により参照される第２段階では、第１段階で把握された各欠陥チップ１２とそのチップに隣接している無欠陥チップ１３をまとめて一組にしてディスパリティチップ１５を第１ウェーハマップに形成させる。
【００１５】
図３によれば、ウェーハマップ上で欠陥チップを順に探して以前にディスパリティチップ１５を形成していない無欠陥チップ中で欠陥チップに上、下、左または右のいずれかで隣接した無欠陥チップを結合してディスパリティチップを形成する。ところが、欠陥チップが集団で発生することによってディスパリティチップ１５を形成できない欠陥チップ、すなわちノンディスパリティチップ１６は信頼性を低める恐れがあるので、本発明に係る統計値を生成するための信頼性領域を形成するデータから除外している。
【００１６】
図４により参照される第３段階では、第２段階で形成されたディスパリティチップの結合で形成される最大信頼性領域１７を第１ウェーハマップ上で確定する。
【００１７】
図５により参照される第４段階では、収率測定装置を用いて良品チップAと不良品チップB、C、D、E、Fを第２ウェーハマップ上にプロッティングする。図５は良品チップと不良品チップが例示的にプロッティングされた第２ウェーハマップを示す。
【００１８】
図６により参照される第５段階では、第１ウェーハマップ上の最大信頼性領域内で第４段階での収率測定結果の第２ウェーハマップ上の良品チップAと不良品チップB、C、D、E、Fを抜萃する。
【００１９】
第６段階では次の表１のように、最大信頼性領域内の全てのディスパリティチップを欠陥チップと無欠陥チップに分類し、分類された欠陥チップと無欠陥チップを各々良品チップ、不良品チップ及び不良類型別に分類する。
【００２０】
【表１】
第７段階では欠陥チップ別の良品チップ、不良品チップ発生率及び不良類型別の発生率そして無欠陥チップ別の良品チップ、不良品チップ発生率及び不良類型別の発生率を次のように算出する。
【００２２】
欠陥チップ：
良品チップ発生率 ：１２／２２＝０．５４５ (a)
不良品チップ発生率：１０／２２＝０．４５５ (b)
B類型不良発生率 ：４／２２＝０．１８２ (c)
C類型不良発生率 ：３／２２＝０．１３６ (d)
D類型不良発生率 ：１／２２＝０．０４５ (e)
E類型不良発生率 ：１／２２＝０．０４５ (f)
F類型不良発生率 ：１／２２＝０．０４５ (g)
【００２３】
無欠陥チップ：
良品チップ発生率 ：１５／２２＝０．６８２ (h)
不良品チップ発生率：７／２２＝０．３１８ (i)
B類型不良発生率 ：２／２２＝０．０９１ (j)
C類型不良発生率 ：２／２２＝０．０９１ (k)
D類型不良発生率 ：１／２２＝０．０４５ (l)
E類型不良発生率 ：１／２２＝０．０４５ (m)
F類型不良発生率 ：１／２２＝０．０４５ (n)
【００２４】
第８段階では、第７段階で算出された各種発生率を用いて現在水準、最適水準及び最悪水準別の収率損失の合計を次の表２に示した経路により算出する。
【００２５】
【表２】
ここでの現在水準は無欠陥チップ数が５５で、欠陥チップ数が２２の状態を意味し、最適水準は全てのチップが無欠陥チップの状態を、最悪水準は全てのチップが欠陥チップの状態を意味する。
【００２７】
第９段階では、第８段階の収率損失の合計に基づいて欠陥による収率損失チップ数及び欠陥による最大収率損失の可能なチップ数を次のように算出する。
【００２８】
欠陥による収率損失チップ数＝
現在水準値(o)−最適水準値(p)＝２７．５−２４．４９＝３．０１チップ
最大収率損失可能なチップ数＝
最悪水準値(q)−最適水準値(p)＝３５．０４−２４．４９＝１０．５５チップ
【００２９】
ここで現在水準(総チップ数：７７、欠陥チップ数：２２)は欠陥により３．０１チップの収率損失(３．０１／７７＝３．９１%)が発生しており、欠陥により最大１０．５５チップの収率損失(１０．５５／７７＝１３．７%)の可能性があることを把握できる。
【００３０】
一方、第７段階で算出された各種発生率から不良類型別の現在水準、最適水準及び最悪水準別の不良発生経路を算出できるが、先ずB不良類型での現在水準、最適水準及び最悪水準別の総B不良チップ数は次の表３に示した経路により算出する。
【００３１】
【表３】
これに基づいてB不良発生率、B不良の最大発生可能率を求めることができる。
欠陥によるB特定不良の発生チップ数＝
現在水準値(r)−最適水準値(s)＝９．０１−７．０１＝２チップ
B特定不良の最大発生可能なチップ数＝
最悪水準値(t)−最適水準値(s)＝１４．０１−７．０１＝７チップ
【００３３】
これより現在水準(総チップ数：７７、欠陥チップ数：２２)は欠陥により２つのチップのB不良(２／７７＝２．６０%)が発生しており、欠陥により最大７つのチップのB不良(７／７７＝９．０９%)の可能性があることを把握できる。
【００３４】
また、C不良類型での現在水準、最適水準及び最悪水準別の総C不良チップ数は次の表４に示した経路により算出する。
【００３５】
【表４】
これに基づいてC不良発生率、C不良の最大発生可能率を求めることができる。
欠陥によるC不良発生チップ数＝
現在水準値(u)−最適水準値(v)＝８．００−７．０１＝０．９９チップ
C不良の最大発生可能なチップ数＝
最悪水準値(w)−最適水準値(v)＝１０．４７−７．０１＝３．４６チップ
【００３７】
これより現在水準(総チップ数：７７、欠陥チップ数：２２)は欠陥により０．９９のチップのC不良(０．９９／７７＝１．２９%)が発生しており、欠陥により最大３．４６のチップのC不良(３．４６／７７＝４．４９%)の可能性があることを把握できる。
【００３８】
また、D、E、F不良類型についてもB、C不良類型と同じ方法で欠陥による不良発生率、不良の最大発生可能率を求めることができる。
【００３９】
一方、前述した本発明の実施例はコンピュータで実行できるプログラムで作成可能である。そして、コンピュータで使われる記録媒体から前記プログラムを動作させる汎用デジタルコンピューターで具現できる。前記記録媒体はマグネチック貯蔵媒体(例えば、ROM、フロッピーディスク、ハードディスクなど)、光学的な判読媒体(例えば、CD-ROM、DVDなど)及びキャリヤウェーブ(例えば、インターネットを通した伝送)のような貯蔵媒体を含む。
【００４０】
そして、本発明を具現するための機能的なプログラム、コード及びコードセグメントは本発明が属する技術分野へのプログラマーにより容易に推論できる。
【００４１】
（産業上の利用可能性）
前記のように、本発明はディスパリティチップだけで構成された最大信頼性領域の設計方式を通じて、欠陥でない他の工程要因による影響を完全に除去した後で収率損失経路を明らかにして、欠陥による収率損失及び特定不良類型の絶対値を正確に測定できるようになる。したがって、これに基づいて単位工程、単位装置及び単位工程区間に対して各々欠陥による収率損失を正確に把握できることによってきわめて重要な工程、きわめて重要な装置及びきわめて重要な工程区間に対する管理優先順位及び管理水準を正確な数字で設定可能になって合理的な欠陥管理を通した収率改善に至大なる効果をもたらす。
【図面の簡単な説明】
【図１】 本発明で欠陥検査装置を用いてウェーハ上の有効チップ中で欠陥チップをプロッティングしたウェーハマップを示すものである。
【図２】 本発明で欠陥チップパターンに基づいてディスパリティチップを形成したウェーハマップを示すものである。
【図３】 本発明でディスパリティチップの構成方法を説明するための図面である。
【図４】 本発明でディスパリティチップの結合により確定される最大信頼性領域を表示したウェーハマップを示すものである。
【図５】 本発明で収率測定装置を用いてウェーハ上の有効チップを良品チップ及び類型別の不良品チップに分類したウェーハマップを示すものである。
【図６】 本発明の最大信頼性領域内での良品チップ及び類型別の不良品を抜すいしたウェーハマップを示すものである。
【符号の説明】
１０ ウェーハ
１１ 有効チップ領域
１２ 欠陥チップ
１３ 無欠陥チップ
１４ 欠陥
１５ ディスパリティチップ
１６ ノンディスパリティチップ
１７ 最大信頼性領域
Claims (6)
- (a)欠陥検査装置を用いて所定の工程が進行されたウェーハ上の有効チップ中で欠陥チップを把握し、把握された欠陥チップを第１ウェーハマップ上にプロッティングする段階と、
(b)前記第１ウェーハマップ上で各欠陥チップとその欠陥チップに隣接している少なくとも一つの無欠陥チップをまとめて一組にしてディスパリティチップを形成し、ディスパリティチップが位置した領域からなる最大信頼性領域を決定する段階と、
(c)工程が完了した後、収率測定装置を用いて良品チップと類型別の不良品チップを第２ウェーハマップ上にプロッティングする段階と、
(d)第１ウェーハマップ上の最大信頼性領域内の欠陥チップ及び無欠陥チップに対応する第２ウェーハマップ上の良品チップ及び類型別の不良品チップの個数を分類して収率損失及び類型別の不良チップ数に関する統計値を作成する段階と、
を含むことを特徴とする半導体製造工程で半導体チップ欠陥に基づいた収率損失チップ数及び類型別の不良チップ数の測定方法。 - 前記(b)段階は、
ウェーハマップ上で欠陥チップを順に探して以前にディスパリティチップを形成していない無欠陥チップ中で探した欠陥チップに上、下、左または右のいずれかで隣接した無欠陥チップを結合してディスパリティチップを形成するが、探した欠陥チップ中で隣接した無欠陥チップと結合できない欠陥チップは前記最大信頼性領域で除外する段階であることを特徴とする請求項１に記載の半導体製造工程で半導体チップ欠陥に基づいた収率損失チップ数及び類型別の不良チップ数の測定方法。 - 前記(d)段階は、
(d１)第１ウェーハマップ上の最大信頼性領域内の欠陥チップ及び無欠陥チップに対応する第２ウェーハマップ上の良品チップ及び類型別の不良品チップの個数を分類する小段階と、
(d２)前記(d１)小段階で分類された良品チップ及び類型別の不良品チップの個数により欠陥チップに対応する不良チップ発生率及び類型別の不良発生率そして無欠陥チップに対応する不良チップ発生率及び類型別の不良発生率を求める小段階とを具備することを特徴とする請求項１に記載の半導体製造工程で半導体チップ欠陥に基づいた収率損失チップ数及び類型別の不良チップ数の測定方法。 - 前記(d)段階は、
(d３)欠陥チップに対応する不良チップ発生率及び類型別の不良発生率そして無欠陥チップに対応する不良チップ発生率及び類型別の不良発生率により現在水準、最適水準、最悪水準別の収率損失の合計と類型別の総不良チップ数を求める小段階をさらに含むことを特徴とする請求項３に記載の半導体製造工程で半導体チップ欠陥に基づいた収率損失チップ数及び類型別の不良チップ数の測定方法。 - 前記(d)段階は、
(d４)現在水準、最適水準、最悪水準別の収率損失の合計と類型別の総不良チップ数に基づいて収率損失チップ数、最大収率損失可能なチップ数及びその比率そして不良類型別の不良発生チップ数、最大不良発生可能なチップ数及びその比率を求める小段階をさらに含むことを特徴とする請求項４に記載の半導体製造工程で半導体チップ欠陥に基づいた収率損失チップ数及び類型別の不良チップ数の測定方法。 - 半導体製造工程で半導体チップ欠陥に基づいた収率損失のチップ数及び類型別の不良チップ数を測定するためのプログラム命令語を含むコンピュータ読み取り可能な記録媒体であって、
(a)欠陥検査装置から所定の工程が進行されたウェーハ上の有効チップ中で欠陥チップ及び無欠陥チップに関するデータを入力し、入力された欠陥チップ及び無欠陥チップに関するデータを第１ウェーハマップ上にプロッティングするコンピュータが読出できるコードと、
(b)前記第１ウェーハマップ上で各欠陥チップとその欠陥チップに隣接している少なくとも一つの無欠陥チップをまとめて一組にしてディスパリティチップを形成し、ディスパリティチップが位置した領域からなる最大信頼性領域を決定するコンピュータが読出できるコードと、
(c)工程が完了した後、収率測定装置から良品チップと類型別の不良品チップに関するデータを入力し、入力された良品チップと類型別の不良品チップに関するデータを第２ウェーハマップ上にプロッティングするコンピュータが読出できるコードと、
(d)第１ウェーハマップ上の最大信頼性領域内の欠陥チップ及び無欠陥チップに対応する第２ウェーハマップ上の良品チップ及び類型別の不良品チップの個数を分類して収率損失及び類型別の不良チップ数に関する統計値を作成するコンピュータが読出できるコードと、
を含むことを特徴とするコンピュータ読み取り可能な記録媒体。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980029089A KR100267463B1 (ko) | 1998-07-20 | 1998-07-20 | 반도체 칩 결함에 기인한 수율손실칩수 및 유형별 불량칩수 측정방법 |
| KR1998/29089 | 1998-07-20 | ||
| PCT/KR1999/000383 WO2000005759A1 (en) | 1998-07-20 | 1999-07-20 | Method for measuring number of yield loss chips and number of poor chips by type due to defect of semiconductor chips |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002527883A JP2002527883A (ja) | 2002-08-27 |
| JP3737031B2 true JP3737031B2 (ja) | 2006-01-18 |
Family
ID=19544595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000561655A Expired - Fee Related JP3737031B2 (ja) | 1998-07-20 | 1999-07-20 | 半導体チップ欠陥に基づいた収率損失チップ数及び類型別の不良チップ数の測定方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6714885B1 (ja) |
| EP (1) | EP1118112A1 (ja) |
| JP (1) | JP3737031B2 (ja) |
| KR (1) | KR100267463B1 (ja) |
| CN (1) | CN1316101A (ja) |
| TW (1) | TW418478B (ja) |
| WO (1) | WO2000005759A1 (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6963813B1 (en) * | 2000-09-13 | 2005-11-08 | Dieter Rathei | Method and apparatus for fast automated failure classification for semiconductor wafers |
| US7160739B2 (en) | 2001-06-19 | 2007-01-09 | Applied Materials, Inc. | Feedback control of a chemical mechanical polishing device providing manipulation of removal rate profiles |
| AU2002343545A1 (en) * | 2001-10-19 | 2003-06-10 | Auburn University | Estimating reliability of components for testing and quality optimization |
| US9002497B2 (en) | 2003-07-03 | 2015-04-07 | Kla-Tencor Technologies Corp. | Methods and systems for inspection of wafers and reticles using designer intent data |
| JP4610235B2 (ja) | 2004-06-07 | 2011-01-12 | ルネサスエレクトロニクス株式会社 | 階層型モジュール |
| US7243325B2 (en) * | 2004-07-21 | 2007-07-10 | Bae Systems Information And Electronic Systems Integration Inc. | Method and apparatus for generating a wafer map |
| US7105364B2 (en) * | 2004-09-14 | 2006-09-12 | Atmel Corporation | Method of increasing reliability of packaged semiconductor integrated circuit dice |
| CN100399528C (zh) * | 2004-11-02 | 2008-07-02 | 力晶半导体股份有限公司 | 晶片缺陷管理方法 |
| KR100688514B1 (ko) | 2005-01-05 | 2007-03-02 | 삼성전자주식회사 | 다른 종류의 ｍｃｐ를 탑재한 메모리 모듈 |
| KR100690166B1 (ko) * | 2005-06-14 | 2007-03-08 | 이춘동 | 불량 칩 위치를 직접 기록저장 하는 방법 |
| KR100655218B1 (ko) | 2005-07-01 | 2006-12-08 | 삼성전자주식회사 | 다각기둥 형상의 접지 블록을 갖는 3차원 반도체 모듈 |
| US8924904B2 (en) * | 2007-05-24 | 2014-12-30 | Applied Materials, Inc. | Method and apparatus for determining factors for design consideration in yield analysis |
| US7937179B2 (en) * | 2007-05-24 | 2011-05-03 | Applied Materials, Inc. | Dynamic inline yield analysis and prediction of a defect limited yield using inline inspection defects |
| US8799831B2 (en) * | 2007-05-24 | 2014-08-05 | Applied Materials, Inc. | Inline defect analysis for sampling and SPC |
| JP4925200B2 (ja) * | 2007-05-31 | 2012-04-25 | ルネサスエレクトロニクス株式会社 | 半導体ウェハ検査装置 |
| JP4820389B2 (ja) * | 2008-07-22 | 2011-11-24 | 株式会社リコー | チップ品質判定方法、チップ品質判定プログラム及びそれを用いたマーキング機構 |
| CN101996855B (zh) * | 2009-08-21 | 2012-10-03 | 中芯国际集成电路制造(上海)有限公司 | 一种晶圆缺陷分析方法 |
| CN103165521B (zh) * | 2011-12-13 | 2015-06-03 | 上海华虹宏力半导体制造有限公司 | 用于激光修复芯片的方法 |
| US9229446B2 (en) | 2012-05-08 | 2016-01-05 | International Business Machines Corporation | Production line quality processes |
| US8826200B2 (en) * | 2012-05-25 | 2014-09-02 | Kla-Tencor Corp. | Alteration for wafer inspection |
| US10761128B2 (en) * | 2017-03-23 | 2020-09-01 | Kla-Tencor Corporation | Methods and systems for inline parts average testing and latent reliability defect detection |
| US10700028B2 (en) | 2018-02-09 | 2020-06-30 | Sandisk Technologies Llc | Vertical chip interposer and method of making a chip assembly containing the vertical chip interposer |
| CN109596639A (zh) * | 2018-11-30 | 2019-04-09 | 德淮半导体有限公司 | 缺陷检测系统及缺陷检测方法 |
| CN111048435B (zh) * | 2019-12-25 | 2022-08-02 | 上海华力微电子有限公司 | 缺陷监控方法 |
| CN112710942B (zh) * | 2021-03-24 | 2021-06-08 | 上海伟测半导体科技股份有限公司 | 晶圆区域性问题的分析系统及方法 |
| CN113488402B (zh) * | 2021-07-02 | 2024-02-13 | 先进光电器材（深圳）有限公司 | 一种分波段固晶找晶方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06310581A (ja) * | 1993-04-27 | 1994-11-04 | Hitachi Ltd | 半導体記憶装置の検査方法、及び検査装置 |
| US5665609A (en) * | 1995-04-21 | 1997-09-09 | Sony Corporation | Prioritizing efforts to improve semiconductor production yield |
| US5787190A (en) | 1995-06-07 | 1998-07-28 | Advanced Micro Devices, Inc. | Method and apparatus for pattern recognition of wafer test bins |
-
1998
- 1998-07-20 KR KR1019980029089A patent/KR100267463B1/ko not_active IP Right Cessation
-
1999
- 1999-07-20 EP EP99933267A patent/EP1118112A1/en not_active Ceased
- 1999-07-20 WO PCT/KR1999/000383 patent/WO2000005759A1/en not_active Application Discontinuation
- 1999-07-20 CN CN99808921A patent/CN1316101A/zh active Pending
- 1999-07-20 JP JP2000561655A patent/JP3737031B2/ja not_active Expired - Fee Related
- 1999-07-20 US US09/743,262 patent/US6714885B1/en not_active Expired - Fee Related
- 1999-07-20 TW TW088112336A patent/TW418478B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| WO2000005759A1 (en) | 2000-02-03 |
| KR20000008962A (ko) | 2000-02-15 |
| JP2002527883A (ja) | 2002-08-27 |
| TW418478B (en) | 2001-01-11 |
| KR100267463B1 (ko) | 2000-11-01 |
| EP1118112A1 (en) | 2001-07-25 |
| US6714885B1 (en) | 2004-03-30 |
| CN1316101A (zh) | 2001-10-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3737031B2 (ja) | 半導体チップ欠陥に基づいた収率損失チップ数及び類型別の不良チップ数の測定方法 | |
| US5539752A (en) | Method and system for automated analysis of semiconductor defect data | |
| JP6186044B2 (ja) | デザイナ・インテント・データを使用するウェハとレチクルの検査の方法およびシステム | |
| US5777901A (en) | Method and system for automated die yield prediction in semiconductor manufacturing | |
| JP5965467B2 (ja) | 検査データと組み合わせて設計データを使用するための方法及びシステム | |
| US7711514B2 (en) | Computer-implemented methods, carrier media, and systems for generating a metrology sampling plan | |
| KR100442069B1 (ko) | 반도체 장치의 제조에 있어서 불량 클러스터링의검색방법, 불량 클러스터링의 검색장치, 및 그 방법을컴퓨터에 의해 실행하기 위한 프로그램 | |
| JP5425779B2 (ja) | 実際の欠陥が潜在的にシステム的な欠陥であるか、または潜在的にランダムな欠陥であるかを判断する、コンピューターに実装された方法 | |
| US6826735B2 (en) | Inspection data analysis program, defect inspection apparatus, defect inspection system and method for semiconductor device | |
| TWI617816B (zh) | 晶圓的可適性電性測試 | |
| KR20110052672A (ko) | 웨이퍼 상의 메모리 디바이스 영역에서 검출된 결함들을 분류하기 위한 컴퓨터-구현 방법들, 컴퓨터-판독 가능 매체, 및 시스템들 | |
| JP2002299401A (ja) | 検査システムと検査装置と半導体デバイスの製造方法及び検査プログラム | |
| JP2007095953A (ja) | 半導体装置の選別方法及び半導体装置の選別装置 | |
| JPS58165337A (ja) | 半導体製造プラントにおける不良解析方法 | |
| JP4538205B2 (ja) | 検査データの解析プログラム、検査データ解析装置 | |
| JP3307304B2 (ja) | 電子デバイス検査システムおよびそれを用いた電子デバイスの製造方法 | |
| JPH11176899A (ja) | 欠陥警告方法及び欠陥警告システム | |
| JP4146655B2 (ja) | 欠陥源候補抽出プログラム | |
| JP2004165395A (ja) | 検査データ解析プログラムと検査方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040304 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040604 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040824 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041119 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050826 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20050826 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20050831 |
|
| R155 | Notification before disposition of declining of application |
Free format text: JAPANESE INTERMEDIATE CODE: R155 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051025 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |