JP2005346625A

JP2005346625A - 階層型モジュール

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Publication number: JP2005346625A
Application number: JP2004168525A
Authority: JP
Inventors: Takanori Saeki; 貴範佐伯
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2004-06-07
Filing date: 2004-06-07
Publication date: 2005-12-15
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Abstract

【課題】大容量化、高速化への対応を容易化するメモリモジュールの提供。
【解決手段】それぞれが複数のＤＲＡＭデバイス１１を搭載した第１のモジュール基板１０_１〜１０_８を有し、第１のモジュール１０_１〜１０_８を搭載し、前記複数の第１のモジュールにそれぞれ接続される信号線群が並設され、前記第１のモジュールと前記並設された信号線群を通してそれぞれ接続され、信号線群の総本数よりも少ない本数の信号線に変換して出力する制御用ＬＳＩ５０を搭載した第２のモジュール基板２０を備え、第２のモジュール基板２０がマザーボード４０に搭載される。
【選択図】図１

Description

本発明は、メモリモジュールに関し、特に、高速化への対応を容易化する階層型のモジュール構造に関する。

ＤＩＭＭ（Dual Inline Memory Module）は、外部と電気信号を送受するためのカードエッジコネクタにおいて電気信号が基板の表裏一列ずつ割当てられており、従来より、例えばＤＤＲ（Double Data Rate）ＳＤＲＡＭ（Synchronous DRAM）１８４ピンＤＩＭＭ（４００ＭＨＺ２５６ＭＢ）等、各種製品が市販されている。ＤＩＭＭは、例えばＰＣやワークステーション向けとして、ＤＩＭＭソケットにより基板に垂直に実装される。

図５は、従来のメモリモジュールの構成（マルチドロップ方式）の一例を示す図である。図５を参照すると、それぞれがＤＲＡＭ１１を複数個（例えば８個）搭載した第１のモジュール基板１０は、マザーボード４０に半田接続されたソケット３０に差し込まれ、図５に示す例では、計８枚の第１のモジュール基板１０が実装されており、８枚の第１のモジュール基板１０_１〜１０_８はバス接続され、ＤＲＡＭコントローラ等の制御用ＬＳＩ６０に接続されている。制御用ＬＳＩ６０は、マザーボード４０上の不図示のＣＰＵに接続される。以下では、図５の第１のモジュール基板１０とＤＲＡＭ１１を備えた構成を第１のモジュールという。第１のモジュールは上記ＤＩＭＭに相当する。なお、第１のモジュール基板１０_１〜１０_８は、何番目か番号を特定しない場合、第１のモジュール基板１０という。

図５の構成の場合、データ転送レートが高速となると、バス接続された第１のモジュール１０のピンにおける信号劣化が著しくなる。そして、第１のモジュール１０の１ピンあたりのデータ転送レートが例えば５００Ｍｂｐｓ（メガビット／秒）を超えると、第１のモジュールを高々２個程度までしか接続することができない。

図５に示したバス構成の問題点の対策として、複数の第１のモジュールを並列接続する構成とした場合、マザーボードにおける配線数、配線層の層数が増大し、配線制約の増大が生じる。例えば８枚の第１のモジュールを並列接続した場合、マザーボードの層数は８層以上とされ、コストの増大を招く。このため、大容量化への対応を困難としている。

マザーボードの配線数を削減するための対策として、例えば図６に示したように、第１のモジュール基板を縦続接続する構成（デイジーチェーン方式）も知られている。制御用ＬＳＩ６０からのデータは、第１のモジュール基板を芋蔓式に転送され、目的のＤＲＡＭに転送される。また、右端の第１のモジュール基板１０_８のＤＲＡＭ１１からの出力は、順次、第１のモジュール基板１０_７〜１０_１を経由して、制御用ＬＳＩ６０に入力される。

さらに、第１のモジュール基板のピン数を減らし、データ転送速度を増すために、ＤＲＡＭの入出力をマルチプレクスして高速化する手法も知られている（例えば非特許文献１参照）。しかしながら、ＤＲＡＭの入出力をマルチプレクスして高速化する上記手法の場合、例えば図６の８つの第１のモジュール基板１０_１〜１０_８の端から端までデータを通すために、第１のモジュール基板のそれぞれにおいて入出力ピンが必要となる。そして、この場合、ＤＲＡＭの入力と出力をマルチプレクスしているため、各モジュールのインタフェースが有するデータ転送速度と、第１のモジュールのピン数に対して、実際の総データ転送速度は、第１のモジュールで、１／２となる。このため、第１のモジュールにおけるインタフェースのテストコストは、２倍となる（例えばテスト時間は２倍）。

また図６に示す構成において、縦続接続される第１のモジュール基板１０の数が増えれば、増えるほど、１つのインタフェース当りのデータ転送レートは、縦続接続数の個数で除した割合で低下する。

例えば、第１のモジュールのチャネルが、
・上りの送受で各１０チャネル（送信２ピン／１チャネル、受信２ピン／１チャネルで計４０ピン）、
・下りの送受で各１０チャネル（送信２ピン／１チャネル、受信２ピン／１チャネルで計４０ピン）、
・各チャネルのデータレートが２Ｇｂｐｓ、
・８モジュール接続の場合、
高速インタフェースの総数は、（１０＋１０）×８で送受１６０チャネルとなり、
総データ転送速度は、１０×２＝２０Ｇｂｐｓとなる。

また、図６に示した構成の場合、デイジーチェーン接続方式であるため、第１のモジュールの接続数を増やすごとに、レイテンシーが増大する。

なお、制御装置が、複数のＳＤＲＡＭのデータをマルチプレクス（多重化）してデータＩ／Ｏバスに出力し、プロセッサからのアドレス、データをデマルチプレクス（分離）してＳＤＲＡＭに供給する構成が特許文献１に記載されている。

特開平１０−３４０２２４号公報（第１、第５図） Joseph Kennedyその他、"A 2Gb/s Point-to-Point Heterogeneous Voltage Capable DRAM Interface for Capacity Scalable Memory Subsystem", IEEE International Solid-State Circuits Conference ISSCC/SESSION 11/DRAM/11.8、214,215頁、2月2004年

したがって、本発明の目的は、複数のモジュールを並列配置可能とし、大容量、転送レートの高速化に対応可能なシステムを実現するモジュール構成を提供することにある。

また、本発明は、上記目的を、コストの増大を抑止しながら実現可能とするモジュール構成及び該モジュールを備えた装置を提供することも目的としている。

本願で開示される発明は、前記目的を達成するため、概略以下の通りとされる。

本発明の一つのアスペクト（側面）に係るモジュールは、少なくとも１つのメモリデバイスを搭載した基板を有する第１のモジュールを複数備え、前記複数の第１のモジュールを搭載し、前記複数の第１のモジュールの内の少なくとも２つの第１のモジュールにそれぞれ接続される少なくとも２つの組の信号線群が並設されている基板を有し、前記基板には、前記並設された少なくとも２つの組の信号線群に接続され、前記少なくとも２つの組の信号線群の総本数よりも少ない本数の信号線に変換するコントローラが搭載されている第２のモジュールを備えている。

本発明に係るモジュールにおいて、前記第２のモジュールの前記基板が、前記第２のモジュールに搭載され、互いに並設される前記第１のモジュールの信号線群の組の総数以上の信号配線層を有する。

本発明に係るモジュールにおいて、前記第１のモジュールの複数個が、前記第２のモジュールの前記基板に設けられたバス線に共通接続され、前記バス線を介して、前記コントローラの対応する端子に接続されている。本発明において、前記第２のモジュールの前記基板には、複数組の前記バス線が並設されている構成としてもよい。本発明において、前記複数の第１のモジュールが、複数のグループにグループ化され、同一グループに属する複数の第１のモジュールが、前記第２のモジュール基板に設けられた共通のバスに接続され、前記コントローラに接続されている構成としてもよい。

本発明において、前記コントローラは、並列接続された前記複数の第１のモジュールの出力をマルチプレクスして出力する構成としてもよい。

本発明において、前記第２のモジュールを構成する基板が、前記基板を構成する電源層と接地層が交互に配置される層構成とされる。電源層、絶縁層（樹脂）、接地層は、デカップリング容量として用いるようにしてもよい。

本発明において、前記コントローラは、前記第１のモジュールの下の第２のモジュールの基板裏面に配置される構成としてもよい。

本発明において、第２のモジュール基板は、好ましくは、マザーボードに搭載される。

本発明において、前記メモリデバイスがＤＲＡＭデバイスよりなり、前記第１のモジュールがＤＩＭＭであり、前記コントローラはＤＲＡＭコントローラよりなる。

本発明の他のアスペクトに係る装置は、それぞれが少なくとも１つの半導体デバイスを搭載した第１の基板を有する複数の第１のモジュールと、前記複数の第１のモジュールを搭載し、前記複数の第１のモジュールの内少なくとも２個の前記第１のモジュールが並列に配設されている第２の基板を有する第２のモジュールと、前記第２のモジュールを搭載した第３の基板と、を備えている。本発明に係る装置において、好ましくは、前記第２のモジュールの前記第２の基板には、前記複数の第１のモジュールの内の少なくとも２つの第１のモジュールにそれぞれ接続される少なくとも２つの組の信号線群が並設されており、前記第２の基板には、前記並設された少なくとも２つの組の信号線群に接続され、前記少なくとも２つの組の信号線群の総本数よりも少ない本数の信号線に変換する制御デバイスが搭載されている。

本発明によれば、第１のモジュールと制御回路との間を最適配線可能とした第２のモジュールからなる階層型モジュール構成としたことにより、大容量、高速転送レートのシステムを実現することができる。

本発明によれば、第１のモジュールをマザーボードに実装せず、第２のモジュールに実装する構成としたことにより、マザーボードでの配線設計の苦労を不要としている。

本発明によれば、階層型モジュール構成としたことで、ピン当りのデータ転送速度を特段に向上させることができ、同一のデータレートあたりのピンのテストコストの削減、開発コストの低減、低消費電力化を図ることができる。

本発明によれば、モジュールの接続数を増やしても、レイテンシーの増大は小さく抑えることができる。

本発明についてさらに詳細に説述すべく、添付図面を参照してこれを説明する。本発明の一実施の形態は、図１を参照すると、複数の半導体デバイス（例えばＤＲＡＭ１１）を搭載した基板（１０）を含む第１のモジュールを複数を備え（１０_１〜１０_８）、複数の第１のモジュール（１０_１〜１０_８）を搭載するとともに、複数の第１のモジュール（１０_１〜１０_８）の内の少なくとも２つの第１のモジュールにそれぞれ接続される少なくとも２つの組の信号線群（２３）が並設されており、少なくとも２つの第１のモジュールと並設された少なくとも２つの組の信号線群を通してそれぞれ接続され、少なくとも２つの組の信号線群の総本数よりも少ない本数の信号線に変換するコントローラ（例えば制御ＬＳＩ５０）を搭載した第２のモジュール基板（２０）を備えている。この第２のモジュール基板は、第１のモジュールの並設された信号線群の組の数以上の配線層を有する（例えば第１のモジュールの並設された信号線群の組が４組の場合、４層以上の信号配線層を有する）。第２のモジュール基板（２０）は、例えばマザーボード（４０）に実装される。第２のモジュール基板（２０）は、本発明によって新たに導入されたものであり、複数の第１のモジュールと、第１のモジュールを搭載する第２のモジュールよりなる階層型モジュール構成により、マザーボードの設計変更等を行うことなく、複数の第１のモジュールの並列接続を可能としており、構成を簡易化しながら、高速伝送、テストコストの低減に対応可能としている。以下実施例に即して説明する。

図１は、本発明の第１の実施例の構成を示す図である。図１を参照すると、本発明の第１の実施例において、ＤＲＡＭ１１を搭載した第１のモジュール基板１０は、図５、図６を参照して説明した第１のモジュール基板１０と同一構成（ＤＩＭＭ）とされ、第１のモジュール基板１０は、ソケット３０に差し込まれ、第２のモジュール基板２０に実装される。ソケット３０は第２のモジュール基板２０に半田等で固定接続される。第２のモジュール基板２０は、マザーボード４０上に例えば半田接続される。

本実施例においては、ＤＲＡＭコントローラ等の制御ＬＳＩ５０も、第２のモジュール基板２０上に搭載され、８個の第１のモジュール基板１０_１〜１０_８がそれぞれ差し込まれる各ソケット３０と、制御ＬＳＩ５０の対応するピン（電極）とは、第２のモジュール基板２０に設けられた配線（信号線）２３により互いに並列に接続されている。本実施例では、第１のモジュール１０_１〜１０_８にそれぞれ接続される８組の信号線（２３）が、異なる層に並設されている。

本実施例において、第２のモジュール基板２０は、第１のモジュールの並設された信号線群の組の数と同数以上の信号配線層を有する。制御ＬＳＩ５０近端の第１のモジュール基板１０_１は、第２のモジュール基板２０の表面の部品面信号層（又はそれより下層）の配線２３により制御ＬＳＩ５０の対応するピン（電極）に接続されている。制御ＬＳＩ５０遠端の第１のモジュール基板１０_８は、裏面の半田面信号層（又はそれより上層）の配線２３により、制御ＬＳＩ５０の対応するピン（電極）に接続されている。第２のモジュール基板２０の信号配線層数は、複数の第１モジュールの信号線群の並設数８に対応する８層以上とされる。

また、２層はグランド層２１とされ、次に、電源層２２と、グランド層２１が交互に配設され、高速デジタル信号の伝送のノイズ対策が施されている。さらに、電源層２２とグランド層２１を容量電極（電源層２２とグランド層２１に挟まれた絶縁樹脂を容量）とするデカップリング容量（周波数帯域に対応する容量）として用いてもよい。

制御ＬＳＩ５０は、第１のモジュール基板１０_１〜１０_８との間で、８組の配線（信号線）２３（第２モジュール基板２０内の多層配線）にて、並列に入出力を行う。

また、制御ＬＳＩ５０は、例えばマザーボード４０上に設けられる図示されないＣＰＵ（他のＬＳＩ）とは信号線６１によって接続される。制御ＬＳＩ５０は、信号線６１（例えばデータ線）の本数を、８組の信号線２３よりも少ない本数の信号に変換する。

本実施例によれば、第１のモジュールと制御ＬＳＩ５０を搭載した第２のモジュール基板２０を設け、これをマザーボード４０に実装する階層型モジュール構成としたことにより、第１のモジュールと制御ＬＳＩ５０との間を最適配線を可能としている。

また、ＤＲＡＭ１１の転送レートが例えば数百ＭＨｚ（例えば６６０ＭＨｚ）のときにも、複数の第１のモジュールを搭載した第２のモジュール基板２０のデータ転送レートは、ＤＲＡＭ１１の転送レートと同一のデータ転送レートでデータ転送が行われ、数ＧＨｚ等とする必要はない。高速インタフェースは、制御用ＬＳＩ５０に設けるだけでよい。これにより、大容量、高速転送レートのシステム（サーバ等）の実現を容易化している。

本実施例によれば、第１のモジュールをマザーボード４０に直接実装せずに、第２のモジュール基板２０に実装する構成としたことにより、マザーボード４０での配線設計の苦労を不要としている。第１のモジュールの並列数がさらに増大した場合にも、第２のモジュール基板２０の配線層数が増えるだけであり、マザーボード４０は、同一構成とされる。すなわち、本実施例において、マザーボードの構成は、第１のモジュールの並列数に左右されない。

また、本実施例によれば、階層型モジュール構成としたことにより、第１のモジュールの１つのピン当りのデータ転送速度を特段に向上させることができ、さらに、同一のデータレートあたりのピンのテストコスト、開発コスト、消費電力の低下させることができる。

さらに、本実施例によれば、第１のモジュールの接続数を増やしても、レイテンシーの増大を抑えることができる。

そして、本実施例によれば、第２のモジュール基板２０は、電源層２２と接地層２１が連続する層構成とされ、高速デジタル信号伝送のノイズ対策が施されている。

なお、制御ＬＳＩ５０は、信号線６１を介して、他のＬＳＩとの間で信号をシリアル伝送する構成としてもよいし、１組分の第１のモジュール基板１０の信号線（ｍ本）あるいはより少ない信号線の本数にて、他のＬＳＩとの間で信号をパラレルに伝送する構成としてもよい。

次に、本発明の第２の実施例について説明する。図２は、本発明の第２の実施例の構成を示す図である。本発明の第２の実施例では、複数の第１のモジュール基板が、グループ毎に共通のバス線に接続されている。より詳細には、図２を参照すると、制御ＬＳＩ５０から見て近端側の第１のモジュール基板１０_１、１０_２は、第２のモジュール基板２０の表面の部品面信号層（又はそれより下層）のバス（配線）２３により制御ＬＳＩ５０の対応するピン（電極）に接続され、モジュール基板１０_３、１０_４は、グランド層２１及び電源層２２を隔ててバス（配線）２３により制御ＬＳＩ５０の対応するピン（電極）に接続され、モジュール基板１０_５、１０_６は、グランド層２１及び電源層２２を隔ててバス（配線）２３により制御ＬＳＩ５０の対応するピン（電極）に接続され、制御ＬＳＩ５０から見て遠端側のモジュール基板１０_７、１０_８は、第２のモジュール基板２０の裏面の半田信号層（又はそれより上層）のバス（配線）２３により制御ＬＳＩ５０の対応するピン（電極）に接続されている。この実施例においても、電源層２２とグランド層２１が交互に配設され、高速デジタル伝送のノイズ対策が施されている。

本発明の第２の実施例においては、複数の第１のモジュールがグループ単位に並列に接続されるともに（図２では、隣接する２個の第１のモジュールで１つのグループを構成し、４つのグループが並列接続される）、同一グループを構成する第１のモジュール同士は、共通のバス線にバス接続される構成としている。

本発明の第２の実施例によれば、第２のモジュール基板２０の配線層の数を、前記第１の実施例よりも削減することができ、さらに、高速転送に対応して２枚のモジュール基板をバス接続する構成としたことで、高速転送レートに対応可能である。

図３（Ａ）乃至図３（Ｃ）は、制御用ＬＳＩ５０の構成のいくつかの例を示す図である。なお、図３では、図１、図２の第１のモジュールをＤＩＭＭとし、簡単のため、第２のモジュール基板２０は、並列接続される第１のモジュールを４個（ＤＩＭＭ１〜ＤＩＭＭ４）搭載するものとする。

図３（Ａ）を参照すると、この制御用ＬＳＩ５０は、４つの第１のモジュール（ＤＩＭＭ１〜ＤＩＭＭ４）の出力の１つを選択回路５１で選択出力している。例えば、１つの第１のモジュールからｍ本の配線（信号線）２３が制御ＬＳＩ５０に出力され、制御ＬＳＩ５０では、４セットの第１のモジュール（ＤＩＭＭ１〜ＤＩＭＭ４）からの出力を選択してバッファ回路５２から信号線６１（ｍ本）に出力し、図示されないＣＰＵ等へ転送する。また選択回路５１は、図示されないＣＰＵからの信号を、対応する第１のモジュール（ＤＩＭＭ１〜ＤＩＭＭ４）に供給する。この場合、制御ＬＳＩの信号線６１の転送レートは、信号線２３の転送レートと同一となる。あるいは、選択回路５１を多重化回路とし、４つのモジュール（ＤＩＭＭ１〜ＤＩＭＭ４）からの信号をマルチプレクスし、バッファから出力する構成としてもよい。図３（Ａ）において、バッファ回路５２は、トライステートバッファ回路及びレシーバ回路よりなり、入出力をマルチプレクスする回路構成としてもよく、あるいは、入力ピンと出力ピンを別々に備えたＩＯセパレート構成としてもよい。

図３（Ｂ）は、制御用ＬＳＩ５０の別の構成例を示す図である。図３（Ｂ）を参照すると、この制御用ＬＳＩ５０では、４つのモジュール（ＤＩＭＭ１〜ＤＩＭＭ４）からの複数組の信号線２３（各ｍ本）を受ける選択回路５１で１組を選択し、ＳＰ（シリアル・パラレル）／ＰＳ（パラレル・シリアル）回路５３のパラレルシリアル変換回路でシリアル変換して、図示されないＣＰＵ等へ転送する。一方、ＳＰ／ＰＳ回路５３のシリアルパラレル変換回路では、ＣＰＵからのシリアル信号をパラレル信号に変換し、選択回路５１は、対応する第１のモジュールの信号線２３に供給する。ＳＰ／ＰＳ回路５３のパラレルシリアル変換回路は、例えばｎ：１（ｎは、２以上でありｍの約数）に変換し、選択回路５１で選択された１組の信号線２３（ｍ本）をｍ／ｎの信号線６１に変換する構成としてもよい。この構成の場合、配線６１上の信号は、信号線２３よりも高い周波数で駆動されるが、並列接続されるＤＩＭＭ１〜ＤＩＭＭ４の信号線２３の転送レートは、いずれもＤＲＡＭの転送レートと同一とされる。

図３（Ｃ）は、制御用ＬＳＩ５０の別の構成例を示す図である。図３（Ｃ）を参照すると、この制御用ＬＳＩ５０は、４つのモジュール（ＤＩＭＭ１〜ＤＩＭＭ４）からの複数組の信号線２３（各ｍ本）を受ける選択回路５１Ａで２組の信号線（２×ｍ本）を同時に選択し、ＳＰ／ＰＳ回路５４のパラレルシリアル変換回路で、２組の信号線をそれぞれシリアル変換して、図示されないＣＰＵ等へ転送する。また、ＳＰ／ＰＳ回路５４のシリアルパラレル変換回路では、図示されないＣＰＵからのシリアル信号を２組のパラレル信号に変換し、２組のパラレル信号を受ける選択回路５１Ａは、これら２組のパラレル信号を、対応する２組の第１のモジュールの信号線２３に並列に供給する。ＳＰ／ＰＳ回路５４のパラレルシリアル変換回路は例えばｎ：１に変換し、例えば選択回路５１Ａで選択された２つのＤＩＭＭのｍ×２本の信号線を、（ｍ／ｎ）×２本に変換する構成としてもよい。この場合、配線６１上の信号の駆動周波数は、図３（Ｂ）の２倍とされる。なお、並列接続されるＤＩＭＭ１〜ＤＩＭＭ４の信号線２３の転送レートは、いずれもＤＲＡＭの転送レートと同一とされる。

次に、本発明のさらに別の実施例について説明する。図４は、本発明の第３の実施例の構成を示す図である。図４を参照すると、本実施例では、制御ＬＳＩ５０は、第２のモジュール基板２０の裏面において、第１のモジュール基板１０の配置位置に対応する領域に配置されている。好ましくは、制御ＬＳＩ５０は、第２のモジュール基板２０の裏面の第１のモジュール基板１０の配置位置の真下に配置され、第２のモジュールの面積を第１のモジュール配列領域程度にまで削減している。なお、第２のモジュール基板２０は、スペーサ等の固定具でマザーボード４０に固定される。

本実施例によれば、第２のモジュール基板２０の面積を縮減し、マザーボード４０の設計自由度、実装密度の向上を可能としている。

以上各実施例に即して説明したように、本発明によれば、制御ＬＳＩに高速インタフェースを用いた場合でも、高速インタフェースの総数は、上り経路（ＣＰＵ方向の経路）は送りのみ１０チャネル、下り経路（ＣＰＵからＤＲＡＭ方向）は受けのみ１０チャネルとされ、総データ転送速度は、従来方式と同様、１０×２＝２０Ｇｂｐｓとなる。

したがって、本発明によれば、図６に示した従来の構成と比べて、高速インタフェース１チャネル当りのデータ速度は１６倍となる。

また、本発明において、互いに並列接続される第１のモジュール間でマルチプレクスを行うと（例えば２つのモジュールをマルチプレクス）、高速インタフェース総数は、上りは、送りのみ２０チャネル、下りは、受けのみ２０チャネルとされ、各チャネルのデータ転送レートを２Ｇｐｂｓとし、総データ転送速度は、１０×４＝４０Ｇｐｂｓとなる。これは、図６に示した従来の構成の２倍である。ただし、高速インタフェース１チャネル当りのデータ転送速度は１６倍であることから、高速インタフェースのチャネル数は１／８でよい。

このため、本発明は、同じデータレート当りの高速ピンのテストコスト、開発コスト、消費電力全てを特段に低減させることができる。

図６の従来方式と、本発明と、本発明（制御ＬＳＩで並列モジュール間をマルチプレクス処理した場合）の比較を一覧で示す。

本発明の階層型モジュールは、高速ＣＰＵを搭載したサーバ装置等の高速メモリモジュールに用いて好適とされるが、サーバ以外の任意のデータ処理装置、情報処理装置に適用することができる。また、上記実施例では、ＤＩＭＭは基板に垂直に装着されているが、本発明はかかる構成にのみ限定されるものでない。

以上本発明を上記実施例に即して説明したが、本発明は上記実施例の構成に限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の第１の実施例の構成を示す図である。本発明の第２の実施例の構成を示す図である。本発明の制御用ＬＳＩの構成を示す図である。本発明の第３の実施例の構成を示す図である。従来方式のメモリモジュールを示す図である。従来方式のメモリモジュールを示す図である。

符号の説明

１０第１のモジュール基板（ＤＩＭＭ）
１１ＤＲＡＭ
２０第２のモジュール基板
２１グランド層
２２電源層
２３信号配線
３０ソケット
４０マザーボード
４１接地
４２電源
５０、６０制御用ＬＳＩ
５１、５１Ａ選択回路
５２バッファ（出力バッファ及びレシーバ回路）
５３、５４シリアルパラレル変換回路／パラレルシリアル変換回路
６１信号線

Claims

少なくとも１つのメモリデバイスを搭載した基板を有する第１のモジュールを複数備え、
前記複数の第１のモジュールを搭載し、前記複数の第１のモジュールの内の少なくとも２つの第１のモジュールにそれぞれ接続される少なくとも２つの組の信号線群が並設されている基板を有し、前記基板には、前記並設された少なくとも２つの組の信号線群に接続され、前記少なくとも２つの組の信号線群の総本数よりも少ない本数の信号線に変換するコントローラが搭載されている第２のモジュールを備えている、ことを特徴とする階層型モジュール。
前記第２のモジュールの前記基板が、前記第２のモジュールに搭載され、互いに並設される前記第１のモジュールの信号線群の組の数以上の信号配線層を有する、ことを特徴とする請求項１記載の階層型モジュール。
前記第１のモジュールの複数個が、前記第２のモジュールの前記基板に設けられたバス線に共通接続され、前記バス線を介して、前記コントローラの対応する端子に接続されている、ことを特徴とする請求項１記載の階層型モジュール。
前記第２のモジュールの前記基板には、複数組の前記バス線が並設されている、ことを特徴とする請求項１記載の階層型モジュール。
前記複数の第１のモジュールが、複数のグループにグループ化され、
同一グループに属する複数の第１のモジュールは、前記第２のモジュールの前記基板に設けられたバス線に共通に接続され、前記バス線を介して前記コントローラの対応する端子に共通に接続されている、ことを特徴とする請求項１記載の階層型モジュール。
前記コントローラは、前記複数の第１のモジュールにそれぞれ接続される複数組の信号線群の内から１組の信号線群を選択する回路を備えている、ことを特徴とする請求項１記載の階層型モジュール。
前記コントローラは、前記第１のモジュールに対して信号を供給する装置から前記コントローラに入力された信号を、前記複数の第１のモジュールに接続される複数組の信号線群の内の対応する組の信号線群に供給する回路を備えている、ことを特徴とする請求項１記載の階層型モジュール。
前記コントローラは、前記複数の第１のモジュールにそれぞれ接続される複数組の信号線群からの信号を受けて多重化し、より少ない本数の信号線に変換出力する回路を備えている、ことを特徴とする請求項１記載の階層型モジュール。
前記コントローラは、前記第１のモジュールに対して信号を供給する装置から前記コントローラに入力された多重化された信号を受けて分離し、前記複数の第１のモジュールにそれぞれ接続される複数組の信号線群の内の対応する組の信号線群に供給する回路を備えている、ことを特徴とする請求項１記載の階層型モジュール。
前記第２のモジュールを構成する基板は、電源層と接地層とが交互に配置されて層構成となすものである、ことを特徴とする請求項１記載の階層型モジュール。
前記第２のモジュールを構成する前記基板において、前記電源層と絶縁層と接地層との構成が、デカップリング容量として用いられる、ことを特徴とする請求項１０記載の階層型モジュール。
前記コントローラは、前記第２のモジュールの前記基板の前記第１のモジュール搭載面に配置されている、ことを特徴とする請求項１記載の階層型モジュール。
前記コントローラは、前記第２のモジュールの前記基板の前記第１のモジュール搭載面と反対側の裏面に配置されている、ことを特徴とする請求項１記載の階層型モジュール。
前記第２のモジュール基板が、マザーボードに搭載される、ことを特徴とする請求項１乃至１３のいずれか一に記載の階層型モジュール。
前記メモリデバイスが、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスよりなり、
前記第１のモジュールが、デュアルインラインメモリモジュール（ＤＩＭＭ）であり、
前記コントローラが、ＤＲＡＭコントローラである、ことを特徴とする請求項１４記載の階層型モジュール。
請求項１５記載の階層型モジュールを備えた電子装置。
それぞれが少なくとも１つの半導体デバイスを搭載した第１の基板を有する複数の第１のモジュールと、
前記複数の第１のモジュールを搭載し、前記複数の第１のモジュールの内少なくとも２個の前記第１のモジュールが並設されている第２の基板を有する第２のモジュールと、
前記第２のモジュールを搭載した第３の基板と、
を備えている、ことを特徴とする電子装置。
前記第２のモジュールの前記第２の基板には、前記複数の第１のモジュールの内の少なくとも２つの第１のモジュールにそれぞれ接続される少なくとも２つの組の信号線群が並設されており、
前記第２のモジュールの前記第２の基板には、前記並設された少なくとも２つの組の信号線群に接続され、前記少なくとも２つの組の信号線群の総本数よりも少ない本数の信号線に変換する制御デバイスが搭載されている、ことを特徴とする請求項１７記載の電子装置。