CN1534780A - 记忆模块及具无柱塞信号线及分布电容性负荷之记忆装置 - Google Patents

记忆模块及具无柱塞信号线及分布电容性负荷之记忆装置 Download PDF

Info

Publication number
CN1534780A
CN1534780A CNA2003101026528A CN200310102652A CN1534780A CN 1534780 A CN1534780 A CN 1534780A CN A2003101026528 A CNA2003101026528 A CN A2003101026528A CN 200310102652 A CN200310102652 A CN 200310102652A CN 1534780 A CN1534780 A CN 1534780A
Authority
CN
China
Prior art keywords
memory
memory module
contact device
holding wire
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2003101026528A
Other languages
English (en)
Inventor
G・布朗
G·布朗
票尔
H·鲁科鲍尔
堂趴
M·库滋门卡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of CN1534780A publication Critical patent/CN1534780A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Abstract

在一个记忆装置之记忆模块(2)中，该记忆装置系具有一个由复数个信号线(31、32)所组成的总线系统，每个信号线(31、32)分别必须已经不具任何柱塞的由一供应接触装置(23a)而被制造到一放电接触装置(23b)，其系紧邻于该供应接触装置(23a)而配置，以便提升在该记忆装置内的最大数据传输速度。在该供应接触装置(23a)与该放电接触装置(23b)之间，每个该信号线系连续地透过连接组件(221)而以一最小距离被安置，其中该连接组件(221)系与位在联合于信号线(31、32)的记忆芯片(22)上的该信号线(31、32)相联合。

Description

记忆模块及具无柱塞信号线及分布电容性负荷之记忆装置
技术领域
本案系为与一记忆装置之记忆模块有关的发明，该记忆装置乃具有一个用来传送资料信号而由复数个信号线所组成的总线系统，该记忆模块则具有一基板、复数个被配置于该基板上且透过连接组件而与该信号线相连接的记忆芯片、以及接触装置，该接触装置系分别与各个信号线相联系。
背景技术
对于具有多变配置的记忆系统而言，模块式电子记忆装置常被配置了一个具有一个或是多个记忆模块插槽的系统电路板。这些插槽已各自被装设有一个记忆模块或是尚未被装设，系取决于记忆装置的需求或是记忆装置扩张的层级。
一个具有一模块式记忆装置的记忆系统之实例系为一计算机系统(个人计算机、工作站、服务器)，其系具有一个可扩张的主记忆，其中一系统电路板系针对于记忆模块而以外挂式插座的形式被配置有插槽，且该插槽系依该主记忆所需的尺寸大小而被装设有不同数量的记忆模块。该等记忆模块通常是单排记忆模块(single inline memorymodules，SIMMs)形式或是双直列记忆模块(dual inline memorymodules，DIMMs)形式；该等记忆模块中与该系统电路板相接的机械与电子接口系受工业标准所管制。
在较高的时钟与数据传输速度下，对于总线系统内的信号线之形式的要求便提升了。因此，每个资料信号每秒667兆位(Mbit/s/pin)的数据传输速度系被提供于双倍资料速度动态随机存取内存(douledata rate dynamic random access memories，DDR-DRAMs)的双倍资料速度(double data rate，DDR)II记忆系统，而数据传输速度高达每个资料信号每秒1.2千兆位(Gbit/s/pin)系被提供于DDRIII记忆系统。
在这些数据传输速度下，在总线系统内之其中一个信号线上被传输的资料信号的信号完整性是受到局限的，尤其是，受一个联合于信号线的寄生性电容所局限。如果该寄生性电容太高，那么当资料信号的层级发生改变时，信号线的电荷便无法够快速地透过一个总线控制芯片或是排列在记忆模块上的记忆经片而倒转。另外，随着时钟速度的增加，信号的完整性系透过在干扰点的反射而被削弱。
一个被要求的高数据传输速度限制了可由此技艺装置所提供的记忆芯片的最大数量，因为额外的记忆芯片先会在总线系统中产生较长的线长度，而且也会造成每个信号线有较多的连接。此将使造成较大的电容负荷、较长的迟滞时间以及因为有较大量的反射点与干扰而导致的增大之干扰信号层级。以本发明之DDR-II设计为基础，为使数据传输速度可达333百万赫兹/接脚/每秒(MHz/pin/s)，就不具有错误辨识装置(error recognition devece)(错误校正装置，errorcorrection circuit，ECC)的记忆系统而言，只可能有64个记忆芯片；而对于具有错误校正装置的记忆系统而言，则可能有72个记忆芯片。相对而言，在一个较慢的习知单倍资料速度(single data rate，SDR)记忆系统之中或是在那些以DDRI标准为基础的记忆系统之中，就不具有错误辨识装置的记忆系统而言，可能有128个记忆芯片；而对于具有错误辨识装置的记忆系统而言，则可能有144个记忆芯片。
为了增加一个固定数据传输速度之记忆装置的储存密度，举DDRI记忆系统为例，其已为一习知的实施，系为了调节信号而使用缓冲芯片，系为了维持在缓冲芯片与总线系统的信号线之间的信号之完整性。因为在总线系统内的信号线接着便不再与所有排列在记忆模块上的记忆芯片相连，更严格的说该等信号线现在整与每个芯片模块上的一个缓冲芯片相连，在信号线上的藉一记忆模块所表现的电容负荷与干扰点的数量系被缩减。
一个此种解决方法的缺点系为在控制与寻址信号线上的控制与寻址信号的传输与在其它资料信号线上的数据传输之间需要一个等待循环(wait cycle)(等待时间，latency)。在一个写入循环的个案之中，控制与寻址信号先被传输至一个缓冲器或是临时内存，并且只有在一个子序列循环之中，才会伴随着具有一循环延迟的资料信号输出而被传输至记忆芯片中。此类的等待循环显著地减缓了数据传输速度，特别是在随机寻址存取的个案之中。另外，换冲器或是零食内存增加了记忆系统的空间需求与成本。
另一个被建议的解决方式是在一个芯片封装(chip package)内(芯片堆栈(chip stacking))排列两个或是更多个别存在的记忆芯片。此包含个别把在该至少两个记忆芯片上对应的连接按安排的路径配设至一个位在芯片封装上的一普通连接。这些排列在一般芯片封装内的记忆芯片系选择性地使用个别被安排路径的芯片选择(chipselect，CS)信号而被寻址。
这个用来提升记忆装置的记忆尺寸而被建议的解决方法之缺点首先在于芯片堆栈在细密球型网状数组(fine-pitch ball gridarray，FBGA)封装个案之中是一个新的而且昂贵的过程，其中细密球型网状数组封装乃是常被用作为DDRII记忆系统的记忆芯片。另一个问题出现在适当地冷却堆栈在记忆封装内的记忆芯片的时候。另外，藉各个记忆芯片所表现的电容负荷并不利于提升在总线系统内之信号线上成对的集中。一个局度性地集中、且在比较下为高的电容乃扮演了一个无线电频率(radio-frequency)数据信号的干扰点。
另一个具说服力的解决方法是提供八个插槽至系统电路版以取代旧有的四个插槽，其系符合于现行的工业标准。除了显著延长信号线之外，这个解决方法并不适用于空间受限的应用之上，因为其对于系统电路板上的空间之要求系被增加了。另外，此等插槽常以个别接插连接的形式出现。每个在记忆装置内的额外的接插连接显著地减少了整个系统的可靠性，然而，其所指的是增加接插连接的数量以排除使用具有高可靠性需求的计算机系统，例如服务器。
因此本发明的一个目的即在于提供一个记忆模块，其虽然不具有额外的信号调节装置，但是在提供高层次的可信度时，若与现今已知的记忆装置相比，其却仍可确保具有高的数据传输速度。提供一个由记忆模块所组成的记忆装置也是本发明的另一个目的。
本发明透过在申请专利范围第1项之序文中所具体指明的特征实现了该目的，其系实现了一个具有最初提及之型式的记忆模块。本发明也透过了一个具有申请专利范围第14项序文中所具体指明之特征的记忆装置而实现了该目的。本发明有益的发展可在各附属之申请专利范围中被发现。
发明内容
为了一个具有用来传送资料信号而由复数个信号线所组成的总线系统的记忆装置而发明的记忆模块因而具有一基板、复数个记忆芯片，以及每个信号线各自具有的一个供应接触装置以及一个放电接触装置，该等记忆芯片系被配置于该基板上且透过连接组件而与该等信号线相连接。在此情形下，彼此相联合的各个供应接触装置与放电接触装置系物理上紧密配置在一起。
提供一放电接触装置使得信号线得以利于被设计成通过联合记忆芯片而被配设。假使没有放电接触装置，每个被安排通过记忆模块而配设的信号线系形成一个柱塞，在该处反射系形成了干扰信号，而该干扰信号则限制了记忆系统的最大数据传输速度。
如果这些接触装置每个都在记忆模块上具有超过两个联合记忆芯片，那么如果在两个接触装置间的距离比在联合于接触装置的记忆芯片和供应接触装置之间的平均距离来得短时，彼此相连的接触装置便物理上被紧密排列在一起。相比之下，如果接触装置只被连接于一个记忆芯片或是精确地被连接于两个记忆芯片，那么假使十六个不同接触装置的最大值系被配置于放电接触装置以及其相联合的供应接触装置之间，不管该供应接触装置或是相联合的放电接触装置是否被配置于同一个基板表面或是在相反的基板表面上，该等接触装置仍被认为是物理上被紧密排列在一起。有益地是，彼此相联合的接触装置系藉由分别联合于保护线的一个或两个接触装置的最大值而彼此相隔离。
供应接触装置与放电装置的排列，其系彼此相联合以致于物理上紧密地在一起且分别与记忆模块上的记忆芯片的是当位置相结合，使得一个特别的好处得以实现，其系信号线得以较短的形式出现。有益地是，在此排列中的每个信号线都已分别被制作成不具有任何连续性柱塞且被制作在由供应接触装置至放电接触装置的直接路径(directpath)上。在供应接触装置与放电接触装置之间，路径透过所有与信号线彼此相联合的连接组件而被连续地安排，其中该信号线系位在与其相联合之记忆模块上。
一个此类形式的信号线必须在记忆模块上不具有或是仅有透过连接组件形成的非常短的柱塞。每个柱塞端形成一个反射点，在该信号线上被传输的一个资料信号系在该处被反射。所反射的信号系覆盖于该资料信号上。如果一个柱塞在资料信号的位频率方面的路径长度是够短的，那么任何一个由该反射信号所造的资料信号之失真都会很小。藉由避免或是减少柱塞，以本发明之形式来增加在具有记忆模块的排列中之数据传输速度可能是有益地。
如果接触装置被排列在接触数组之中，那么彼此相联合的供应接触装置与放电接触装置系利于以彼此直接相邻的方式被排列。如果与该接触装置相联合的使用者记忆芯片现在被排列于两面且以正确的角度排列于该接触数组，那么在记忆模块上被联合的信号线也可以非常的短。经由举例，其系接着被排定的路径所配设，系必须为在一直线路中由供应接触装置以一个正确角度的方向配设至该接触数组以便透过一个镀通孔(plated-through hole)至另一表面来接替排列在基板之第一表面上的联合记忆芯片，并且再一次必须在一直线路中透过另一个镀通孔返回至补记接触装置。此信号线不具有明显平行于该接触数组的部分，因此有利于是短的。一般而言，短的信号线相对于长的信号线系具有短的延迟时间且使得高的数据传输度成为可能。
如果接触装置直接被排列在基板上之至少两个彼此相对或是彼此并列的接触数组内之时，那么彼此相联合的供应接触装置与放电接触装置系被有利地排列，以便直接呈现彼此相对或是并列。没有通镀(plating)。当发明的记忆模块被提供至系统电路板上，由该记忆模块所接受或是发出的信号线之路由(routing)系被简化。
在本发明的两个实施例中，彼此相联合的供应接触装置与放电接触装置系分别被排列为彼此直接邻接，或是必须被配置成彼此相对或并列。然而，在本发明的内文当中，当有少部分其它接触装置被排列在该相联合的接触装置之间时，相联合的接触装置仍被物理上紧密排列在一起。举例而言，该其它接触装置可能是一个或是两个用来按特定路径把该与信号线联合在一起的保护线配设至该记忆模块的接触装置。
为了进一步缩短信号线，该记忆芯片可在具有彼此镜射的连接指派(connection assignments)之各种组件封装中被提供至基板的两个表面上。
更佳地，在记忆模块基板上或是内的信号线被安排而配设せ，以致于在连接组件与信号线之间的连接系以大的规律性距离而被排列。在此个案下，该距离必须至少对应于在记芯片上的一个组件封装的范围，例如就一个细密球型网数组(fine-pitch ball grid array，FBGA)的封装而言。由记忆模块所形成的信号线的电容负荷因而益于以而电容覆盖的方式而分布，其造成信号线的特征性阻抗被缩减并让在该记忆排列中取得一较高之最大数据传输速度得以实现。更佳地，该信号线因此以等间隔被连接至所联合的接触组件。
一个与本发明有关的记忆模块可藉使用各种型式的记忆芯片而被制成，例如使用单倍资料速度动态随机存取内存(single data ratedynamic random access memories，SDR-DRAMs)。然而，更佳地，在排列中具有双倍资料速度(double data rate，DDR)接口之记忆芯片系被提供该记忆模块。因为在双倍资料速度动态随机存取内存(doule data rate dynamic random access memories，DDR-DRAMs)中的数据传输发生在一资料时钟信号(clock signal)的正边缘与负边缘，对该数据时钟信号之相同频率而言，一个数据传输速度几乎是单倍资料速度动态随机存取内存传输速度两倍的数据传输速度系得以实现。
与不具有错误校正装置的DDR记忆系统(系藉使用已知的记忆模块而制成)相较，本发明记忆模块把在记忆系统内的记忆芯片之最大可能数量增至128。
与具有错误校正装置的DDR记忆系统(系藉使用已知的记忆模块而制成)相较，本发明记忆模块把在记忆系统内的记忆芯片之最大可能数量增至144。
为了使所有对应之记忆芯片可被排列在现行标准化的组件封装，例如FBGA，的记忆模块的基板上，增大这些基板的表面是必须的。这些被增大的基板表面也改善了记忆模块的冷却效果。
与本发明的记忆模块之第一较佳实施例一致，该基板表面系藉把该基板分成至少两个基板部分(21a、21b)而被增大。在此个案中，基板部分(21a、21b)最好是以介于5至25mm的距离来排列，且被平行定向。该等基板部分系藉插接触点(plug contacts)数组、一个具弹性的导性带或是藉由在此排列内的电路板而彼此相连接。
与本发明的记忆模块之另一较佳实施例一致，该基板系为一矩形印刷电路板之形式，记忆芯片系被排列在至少两个位于个别平行定向内的列之中，该平行定向系位于该印刷电路板之相反的两个表面上。
在此个案中，1.7至3.0英寸乘以5.25英寸的范围系针对于一个发明、标准化而且具有DDR-DRAMs的记忆模块之该印刷电路板而被获得。与一般常见且与电子工程设计发展联合学会(Joint ElectronDevice Engineering Council，JEDEC)标准一致的1.2英寸乘以5.25英寸的范围相比，在计算机系统中可获得近两倍的安装高度。
本发明记忆模块可被用以制作一记忆装置，其除了有至少一个与本发明相关的记忆模块之外，更具有一系统电路板、至少一支承装置以及一总线控制芯片；其中该支承装置系被配置于该系统电路板上且适于支承记忆模块，该总线控制芯片则与至少一个该支承装置相连接。
较佳地，该记忆装置精确地具有四个以插拔式的插座形式存在的支承装置。这表示该记忆装置符合现存在一计算机系统内之系统电路板上考虑了空间需求工业标准。
通用总线系统为了同步传输资料信号而具有16、32、64或是更多信号线。如果记忆模块针对于64个信号线而被分别装了供应接触装置与放电接触装置以及，举例来说，为了保护线而额外存在的各接触装置，那么256个接触装置便仅是为了数据总线而需要被装配在记忆模块上。此等数量的接触装置仅可在伴随有前述关于记忆模块之机械与电子接口的工业标准之内文中所述及的极端难度时方得以被履行。
本发明因此针对于一个总线系统能被分类而做了准备，该总线系统系具有一个藉记忆模块而被配置的Y个信号线之倍数X。为达此目的，每个记忆模块被配置了X个记忆模块群组中的其一。在此总线系统内的各个信号线接着便分别被精确地配设有了该X个记忆模块群组中之其中一个记忆模块。
与本发明一致，举例来说，两个记忆模块群组系针对于一个64位的总线系统而被提供，其系伴随着有32个在该总线系统中的信号线按规定路线而被配设至该等记忆模块群组。
附图说明
本发明系藉由参考图标而被更详细的解释于后，其中相似的参考符号系被用来代表彼此相对应的组件。在图中：
第1图：系为根据本发明之第一示范性实施例所得之具有记忆模块之发明性记忆装置的横截面图，以及
第2图：系为根据本发明之第二示范性实施例所得之具有记忆模块之发明性记忆装置的横截面图。
具体实施方式
一个概略呈现于第1图的记忆装置乃包含一总线控制芯片11、一终止装置12以及四个支承装置131-134，其中该支承装置系为插拔式插座的形式且用于支承记忆模块2。在此个案中，总线控制芯片11、终止装置12以及插拔式插座131-134系分别被排列于一系统电路板1的表面。在记忆模块2上，记忆芯片22系被配置于第一基板部分21a以及第二基板部分21b之上。此两个基板部分21a、21b系为彼此电连结且为机械连结。位于第一插拔式插座131与第三插拔式插座133内的记忆模块系与第一记模块群组相联合，而位于第二插拔式插座132与第四插拔式插座134内的记忆模块系与第二记模块群组相联合。
透过在记忆装置内之总线系统中的信号线的表示，一第一信号线31以及一第二信号线32皆被呈现，其中，第一信号线31系与该第一记忆模块群组相联合，而第二信号线32系与该第二记忆模块群组相联合。每个信号线31与32系在系统电路板1之内或是之上由总线控制芯片11按路径而被排设至在记忆模块2内的一个供应接触装置23a，其中该记忆模块2系被配置于个别记忆模块群组内的各个第一插拔式插座131、132，亦或是在记忆模块2之内或是之上由总线控制芯片11按路径而被排设至在记忆模块2内的一个放电接触装置23b，并以相同的方式被排设至在记忆模块群组内的其它插拔式插座133、134，另外，亦由各个其它插拔式插座133、134按路径而被排设至终止装置12。
第一信号线31在所示的组态中的记忆模块2上具有四个个别联合的记忆芯片22。信号线31系被环绕过记忆模块2的两个基板部分21a、21b之上，并且位于系统电路板1之上，系必须连续对个别被配置于基板21上相反样式的记忆芯片具有很短的柱塞，其中该记忆芯片系各具有一个镜射连结指派。
当错误校正装置被使用时，所示的记忆装置使运作128个，或是，，144个记忆芯片22得以实现，该等记忆芯片系位在四个插槽131、132、133、134之上，以及，所述的信号线31与32的形式系同步确定了所想要的高数据传输速度，举例来说，670兆位/接脚/秒(Mbit/pin/s)。
第二图呈现了另一个具有不同记忆模块2的记忆装置，与习用记忆模块相比，基板21系具有接近两倍大的此尺寸。已由第1图所知的记忆模块2相比，信号线31需被在记忆模块2上以不具有任何柱塞的方式连续地被安排至接触组件221，该连接组件221系与在记忆芯片2之上的信号线31相联合。因为每个记忆芯片22仅有一个别连接组件被局部地连接至信号线31，故可避免一个高浓度的寄生输入电容出现于信号线31之上，且一个进一步增加的数据传输速度变为可能。另外，记忆芯片22的分散配置增加了在所有记忆芯片22上的冷却效率。任何记忆芯片22的过热情形，其在要求数据传输速度上是非常关键的，系得以被避免。
简单图标符号说明：
1：系统电路板
11：总线控制芯片
12：终止装置
131：第一支承装置
132：第二支承装置
133：第三支承装置
134：第四支承装置
2：记忆模块
21：基板
21a：第一基板部分
21b：第二基板部分
22：记忆芯片
221：连接组件
23a：供应接触装置
23b：放电接触装置
31：第一信号线
32：第二信号线

Claims (19)

1.一种关于记忆装置之记忆模块，该记忆装置系具有一个用来传送资料信号而由复数个信号线(31、32)所组成的总线系统，其中该记忆模块(2)具有：
一基板(21)、
复数个记忆芯片(22)，其被配置于该基板(21)之上且经由连接组件(221)而与该等信号线(31、32)相连接；以及
接触装置(23a、23b)，其系分别与该等信号线相联合，
其中，每个信号线(31、32)各具有一个联合的供应接触装置(23a)以及一个联合的放电接触装置(23b)，且各个彼此相联合的该供应接触装置(23a)与放电接触装置(23b)系物理上紧密配置在一起。
2.如申请专利范围第1项所述之记忆模块，其中在记忆模块(2)上的接触装置(23a、23b)具有超过两个联合的记忆芯片(22)，且每个放电接触装置(23b)系以比联合于信号线(31、32)且位在与该等信号线(31、32)相联合的记忆芯片(22)上的连接组件(221)至该供应接触装置(23a)的平均距离来得短之距离来配置。
3.如申请专利范围第1项所述之记忆模块，其中接触装置(23a、23b)系分别精确地与一记忆芯片(22)或是精确地与两个记忆芯片(22)相联合，且每个供应接触装置(23a)与各个联合的放电接触装置(23b)系最多具有十六个配置于其间的不同接触装置。
4.如申请专利范围第1项至第3项所述之任一记忆模块，其中各个信号线(31、32)必须各自连续地不具有任何柱塞并且在由各个供应接触装置(23a)连续经过连接组件(221)至放电接触装置(23b)的直接路径上按路径而配设，其中该连接组件(221)系与位在联合于信号线(31、32)的记忆芯片(22)上的信号线(31、32)相联合。
5.如申请专利范围第1项至第4项所述之任一记忆模块，其中接触装置(23a、23b)系被排列在至少一个接触数组之中，且在此排列中，在每个供应接触装置(23a)与个别联合之放电接触装置(23b)之间并没有或是最多仅具有两个其它接触装置。
6.如申请专利范围第1项至第4项所述之任一记忆模块，其中接触装置(23a、23b)系被排列在至少两个接触数组之中，该两个接触数组在基板(21)上系彼此直接相对或是并列，而每个供应接触装置(23a)系与各个联合之放电接触装置(23b)直接相对或是并列而配置。
7.如申请专利范围第1项至第6项所述之任一记忆模块，其中分别与信号线(31、32)之其一相联合的连接组件(221)系以一个别距离连接至所联合信号线(31、32)，该个别距离需由记忆芯片(22)的一个芯片封装之长度或是宽度来取得。
8.如申请专利范围第1项至第7项所述之任一记忆模块，其中分别与信号线(31、32)之其一相联合的连接组件(221)系分别以相同距离连接至所联合信号线(31、32)，
9.如申请专利范围第1项至第8项所述之任一记忆模块，其中每个该记忆芯片(22)系具有一个双重资料速度接口。
10.如申请专利范围第1项至第9项所述之任一记忆模块，其中该记忆模块(2)容置达32个的记忆芯片(22)于一个不具有错误校正装置的记忆系统，其系包含该记忆装置。
11.如申请专利范围第1项至第9项所述之任一记忆模块，其中该记忆模块(2)容置达36个的记忆芯片(22)于一个具有错误校正装置的记忆系统，其系包含该记忆装置。
12.如申请专利范围第1项至第11项所述之任一记忆模块，其中该基板(21)是处于一个包含至少两个基板部分(21a、21b)的排列形式，该两个基板部分彼此机械与电连结。
13.如申请专利范围第1项至第12项所述之任一记忆模块，其中该基板部分(21a、21b)系分别以介于5至25mm的距离来排列，且彼此系以平行而定。
14.如申请专利范围第1项至第11项所述之任一记忆模块，其中该基板(2)系为一矩形印刷电路板之形式，且记忆芯片(22)系被排列在至少两个位于各自平行之定向内的列之中，该平行之定向系位于该印刷电路板之两个相反的表面上。
15.如申请专利范围第14项所述之记忆模块，其中矩形印刷电路板的范围为1.7英寸至3.0英寸乘以5.25英寸。
16.一种关于记忆系统之记忆装置，该记忆系统系具有一个用来传送资料信号而由复数个信号线(31、32)所组成的总线系统，系包含：
一系统电路板(1)；
至少一个支承装置(131、132、133、134)，其被配置于该系统电路板(1)上且适于支承记忆模块(2)；
一总线控制芯片，其与该支承装置(131、132、133、134)之至少其一相连接；以及
至少一个配置于支承装置(131、132、133、134)之其一的记忆模块(2)，其中该记忆模块(2)之形式系为申请专利范围第1至15项所述之任一记忆模块。
17.如申请专利范围第16项所述之记忆装置，其特征正好是四个支承装置(131、132、133、134)，其系为插拔式插座的形式。
18.如申请专利范围第16项或是第17项所述之任一记忆装置，其中该总线系统系包含一个为了每个记忆模块(2)而被配置的Y个信号线之倍数X，每个记忆模块系与X个记忆模块群组中的其一相联合，且各个信号线(31、32)系分别与该X个记忆模块群组中之其中一个记忆模块(2)相联合。
19.一种关于记忆装置之记忆模块，该记忆装置系具有一个用来传送资料信号而由复数个信号线(31、32)所组成的总线系统，其中该记忆模块(2)具有：
一基板(21)、
复数个记忆芯片(22)，其被配置于该基板(21)之上且经由连接组件(221)而与该等信号线(31、32)相连接；以及
信号线(31、32)各具有一个联合的供应接触装置(23a)以及一个联合的放电接触装置(23b)，
其中
信号线(31、32)必须各自连续地不具有任何柱塞并且在由各个供应接触装置(23a)连续经过连接组件(221)至放电接触装置(23b)的直接路径上按路径而配设，其中该连接组件(221)系与位在联合于信号线(31、32)的记忆芯片(22)上的信号线(31、32)相联合，
接触装置(23a、23b)系被排列在至少一个接触数组之中，且在此排列中，在每个供应接触装置(23a)与个别联合之放电接触装置(23b)之间并没有或是最多仅具有两个其它接触装置；或是接触装置(23a、23b)系被排列在两个接触数组之中，该两个接触数组在基板(21)上系彼此直接相对或是并列，而每个供应接触装置(23a)系与各个联合之放电接触装置(23b)直接相对或是并列而配置。
CNA2003101026528A 2002-10-28 2003-10-28 记忆模块及具无柱塞信号线及分布电容性负荷之记忆装置 Pending CN1534780A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE10250156.4 2002-10-28
DE10250156A DE10250156A1 (de) 2002-10-28 2002-10-28 Speichermodul und Speicheranordnung mit abzweigfreien Signalleitungen und verteilten kapazitiven Lasten

Publications (1)

Publication Number Publication Date
CN1534780A true CN1534780A (zh) 2004-10-06

Family

ID=32103108

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2003101026528A Pending CN1534780A (zh) 2002-10-28 2003-10-28 记忆模块及具无柱塞信号线及分布电容性负荷之记忆装置

Country Status (3)

Country Link
US (2) US20040085795A1 (zh)
CN (1) CN1534780A (zh)
DE (1) DE10250156A1 (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7010642B2 (en) * 2000-01-05 2006-03-07 Rambus Inc. System featuring a controller device and a memory module that includes an integrated circuit buffer device and a plurality of integrated circuit memory devices
US20050010737A1 (en) * 2000-01-05 2005-01-13 Fred Ware Configurable width buffered module having splitter elements
KR100585099B1 (ko) * 2003-08-13 2006-05-30 삼성전자주식회사 적층형 메모리 모듈 및 메모리 시스템.
US7562271B2 (en) 2005-09-26 2009-07-14 Rambus Inc. Memory system topologies including a buffer device and an integrated circuit memory device
US11328764B2 (en) 2005-09-26 2022-05-10 Rambus Inc. Memory system topologies including a memory die stack
US7464225B2 (en) 2005-09-26 2008-12-09 Rambus Inc. Memory module including a plurality of integrated circuit memory devices and a plurality of buffer devices in a matrix topology
DE102006003376A1 (de) * 2006-01-24 2007-07-26 Infineon Technologies Ag Speichermodul mit einer elektronischen Leiterplatte und einer Mehrzahl von Halbleiterbausteinen und Verfahren
US7715200B2 (en) * 2007-09-28 2010-05-11 Samsung Electronics Co., Ltd. Stacked semiconductor module, method of fabricating the same, and electronic system using the same
US7968989B2 (en) * 2008-06-27 2011-06-28 Integrated Device Technology, Inc Multi-package slot array
US8161219B2 (en) * 2008-09-30 2012-04-17 Qimonda Ag Distributed command and address bus architecture for a memory module having portions of bus lines separately disposed
WO2013071399A1 (en) * 2011-11-14 2013-05-23 Mosaid Technologies Incorporated Package having stacked memory dies with serially connected buffer dies
US9496633B1 (en) 2015-06-22 2016-11-15 Intel Corporation Memory module adaptor card

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5923682A (en) * 1997-01-29 1999-07-13 Micron Technology, Inc. Error correction chip for memory applications
JPH11251539A (ja) * 1998-03-06 1999-09-17 Mitsubishi Electric Corp 回路モジュール
JP2001134777A (ja) * 1999-11-02 2001-05-18 Mitsubishi Electric Corp ３次元グラフィックスシステム、演算処理装置及び記録媒体
US6545875B1 (en) * 2000-05-10 2003-04-08 Rambus, Inc. Multiple channel modules and bus systems using same
US6882082B2 (en) * 2001-03-13 2005-04-19 Micron Technology, Inc. Memory repeater

Also Published As

Publication number Publication date
US20060202328A1 (en) 2006-09-14
US20040085795A1 (en) 2004-05-06
DE10250156A1 (de) 2004-05-13

Similar Documents

Publication Publication Date Title
US7821127B2 (en) Semiconductor device package having buffered memory module and method thereof
US20060202328A1 (en) Memory module and memory configuration with stub-free signal lines and distributed capacitive loads
CN1297902C (zh) 存储器模块，存储器芯片和存储器系统
US7385281B2 (en) Semiconductor integrated circuit device
US7072201B2 (en) Memory module
CN100338546C (zh) 阶层型模块
CN1235226C (zh) 自行端接式高频储存器模块
CN1184333A (zh) 存储器模块
US6381164B1 (en) Low profile, high density memory system
US7282790B2 (en) Planar array contact memory cards
US20030156443A1 (en) High capacity memory module with built-in performance enhancing features
CN1240256C (zh) 具有较高密度及改良可制造性的高容量存储器模组
US8004848B2 (en) Stack module, card including the stack module, and system including the stack module
CN1411059A (zh) 避免存储器芯片周围阻抗不匹配的方法、存储系统及模板
CN113133219B (zh) 一种基于交错阵列封装ddr4信号分配方法、芯片
US6943454B1 (en) Memory module
CN102548204A (zh) 包含具有接触焊盘转接面的电子电路
CN1305175C (zh) 具有兼容接口的多个交换部件用的连接器
US7633767B2 (en) Memory modules including SIMM and DIMM-type connection structures and related memory systems
CN1250057C (zh) 信号传输结构
CN1855292A (zh) 存储器系统
US7061089B2 (en) Memory module having space-saving arrangement of memory chips and memory chip therefore
US20070194446A1 (en) Memory module comprising an electronic printed circuit board and a plurality of semiconductor components and method
CN1185587C (zh) 电子设备和计算机系统
US7508070B2 (en) Two dimensional stacking using interposers

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
AD01 Patent right deemed abandoned
C20 Patent right or utility model deemed to be abandoned or is abandoned