KR100585099B1

KR100585099B1 - 적층형 메모리 모듈 및 메모리 시스템.

Info

Publication number: KR100585099B1
Application number: KR1020030056012A
Authority: KR
Inventors: 소병세; 조정현; 이정준; 이재준
Original assignee: 삼성전자주식회사
Priority date: 2003-08-13
Filing date: 2003-08-13
Publication date: 2006-05-30
Also published as: US7072201B2; US20050036350A1; ITMI20041636A1; KR20050017353A

Abstract

적층형 메모리 모듈 및 메모리 시스템이 개시된다. 본 발명의 실시예에 따른 적층형 메모리 모듈은 제 1 메모리 모듈, 제 2 메모리 모듈 및 접속 수단을 구비한다. 제 1 메모리 모듈은 복수개의 메모리 칩들을 장착한다. 제 2 메모리 모듈은 복수개의 메모리 칩들을 장착한다. 접속 수단은 상기 제 1 메모리 모듈 및 상기 제 2 메모리 모듈을 연결한다. 상기 제 1 메모리 모듈 또는 상기 제 2 메모리 모듈은 상기 제 1 메모리 모듈의 메모리 칩들 및 상기 제 2 메모리 모듈의 메모리 칩들로 인가되는 신호들을 버퍼링 하는 적어도 하나 이상의 버퍼부를 구비한다. 상기 신호들은 상기 제 1 메모리 모듈 및 상기 제 2 메모리 모듈의 메모리 칩들로 인가되는 데이터, 커맨드 신호 및 어드레스 신호이다. 상기 제 1 메모리 모듈 또는 상기 제 2 메모리 모듈은 상기 신호들 중 상기 커맨드 신호 및 상기 어드레스 신호를 상기 제 1 메모리 모듈 및 상기 제 2 메모리 모듈의 메모리 칩들로 동시에 인가하는 적어도 하나 이상의 레지스터를 더 구비할 수 있다.

Description

적층형 메모리 모듈 및 메모리 시스템.{Stacked memory module and memoey system}

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 1은 종래의 적층형 메모리 칩을 구비하는 메모리 모듈을 나타내는 도면이다.

도 2는 도 1의 메모리 모듈의 문제점을 해결하기 위하여 레지스터를 사용한 메모리 모듈을 나타내는 도면이다.

도 3은 도 1의 메모리 모듈의 문제점을 해결하기 위하여 버퍼를 사용한 메모리 모듈을 나타내는 도면이다.

도 4(a)는 본 발명의 실시예에 따른 적층형 메모리 모듈의 앞면을 나타내는 도면이다.

도 4(b)는 본 발명의 실시예에 따른 적층형 메모리 모듈의 뒷면을 나타내는 도면이다.

도 5는 도 4(a) 및 도 4(b)의 접속 수단을 나타내는 도면이다.

도 6은 본 발명의 실시예에 따른 적층형 메모리 모듈을 나타내는 도면이다.

도 7은 본 발명의 다른 실시예에 따른 적층형 메모리 모듈을 나타내는 도면 이다.

도 8은 본 발명의 다른 실시예에 따른 적층형 메모리 모듈을 나타내는 도면이다.

도 9는 본 발명의 다른 실시예에 따른 적층형 메모리 모듈을 나타내는 도면이다.

도 10은 본 발명의 다른 실시예에 따른 메모리 시스템을 설명하는 도면이다.

도 11은 본 발명의 다른 실시예에 따른 적층형 메모리 모듈을 설명하는 도면이다.

도 12는 도 11의 제 1 메모리 모듈 또는 제 2 메모리 모듈에 메모리 칩들이 장착되는 구조의 제 1 실시예를 설명하는 도면이다.

도 13은 도 11의 제 1 메모리 모듈 또는 제 2 메모리 모듈에 메모리 칩들이 장착되는 구조의 제 2 실시예를 설명하는 도면이다.

본 발명은 적층형 메모리 모듈 및 메모리 시스템에 관한 것으로서, 특히 고용량이면서도 고속으로 동작 가능한 적층형 메모리 모듈 및 메모리 시스템에 관한 것이다.

버퍼는 입력 신호를 버퍼링 하여 출력하는 반도체 소자이다. 버퍼를 사용하면 메모리 인터페이스 채널(Memory Interface Channel)과 메모리 소자 사이의 절연(Isolation), 메모리 인터페이스 채널(Memory Interface Channel) 상의 신호의 버퍼링(Buffering) 등이 가능해지기 때문에 메모리 채널의 부하(Loading) 증가에 따른 신호 감쇠 문제를 최소화 할 수 있다.

또한, 버퍼는 다른 부가적인 기능을 포함할 수 있다. 버퍼의 기능에 고속/소수의 입력 핀과 저속/다수의 출력 핀을 구비하고 입력 핀과 출력 핀 상호 간의 병렬화(Parallelize) 또는 병렬화의 해제(Deparallelize) 기능을 포함시킬 경우, 버퍼는 고속의 메모리 인터페이스와 저속의 메모리 소자간의 상호 연결 기능을 충분히 수행할 수 있다.

따라서, 이러한 버퍼를 사용하는 버퍼드 메모리 모듈(Buffered Memory Module)은 고속 메모리 모듈을 구성함에 있어 매우 적합한 수단으로 이용될 수 있다.

메모리 소자 혹은 메모리 모듈을 적층(Stack)하는 구조는 고용량의 메모리 모듈 구성을 위해 많이 이용되는 방법이다. 메모리 모듈의 용량을 증가시키기 위해서는 메모리 소자의 용량을 증가시키거나 실장 되어지는 메모리 소자의 수를 증가시키면 된다.

하지만, 메모리 용량을 증가시키는 경우, 보다 높은 집적도를 구현할 수 있는 공정기술의 개발이 선행되어야 하므로 고 기술 수준 및 고비용이라는 문제점이 있다.

메모리 소자의 수를 증가시키는 경우는 다수의 메모리 소자를 장착시키기 위한 실장 면적, 즉, 모듈의 인쇄 회로 기판(Printed Circuit Board)의 증가가 불가 피해지는 문제점이 있다.

따라서, 최근의 메모리 모듈은 둘 이상의 메모리 칩을 위로 쌓은 형태의 적층(Stacked) 형 메모리 소자를 사용하거나 또는 둘 이상의 메모리 모듈을 위로 쌓는 형태의 적층형 메모리 모듈을 사용함으로써 이러한 문제를 극복하고 있다.

도 1을 참조하면, 메모리 모듈(100)은 두 개의 메모리 칩(STCP11, STCP12)이 적층 된 적층 형 메모리 칩을 복수 개 구비한다. 도 1의 종래의 메모리 모듈(100)은 적층형 메모리 칩을 사용함으로써 고용량 메모리 모듈에 대한 해결 방안을 제공할 수 있다.

데이터는 탭(TAP)을 통하여 각각의 메모리 칩으로 포인트 투 포인트(Point-to-Point) 방식에 의해서 직접 인가되고 커맨드 및 어드레스 신호(CMD/ADD)는 하나의 메모리 칩으로 인가된 후 다른 메모리 칩들로 티-브랜치(T-Branch)방식에 의해서 인가된다.

따라서, 커맨드 신호 및 어드레스 신호들이 데이터에 비하여 더 큰 부하를 부담한다. 즉, 커맨드 신호 및어드레스 신호들이 데이터에 비하여 부하 증가 문제에 상대적으로 더 취약하다.

또한, 메모리 컨트롤러(미도시) 혹은 메모리 인터페이스 채널(미도시)은 도 1의 종래의 메모리 모듈(100)의 각각의 메모리 칩의 부하(Loading)를 모두 부담하게 된다.

적층형 메모리 칩은 단일 메모리 칩에 비해 거의 2배의 부하(Loading)를 가지므로 각각의 메모리 인터페이스 채널(미도시)이 수용할 수 있는 메모리 모듈의 수가 감소하게 되고, 결국 전체 시스템 관점에서 보면 도 1의 종래의 메모리 모듈(100)의 고 용량화 효과는 그다지 크지 못하다는 문제가 있다.

도 1의 메모리 모듈(100)은 커맨드 신호 및 어드레스 신호(CMD/ADD)가 데이터에 비하여 더 큰 부하를 부담한다. 따라서, 도 2의 메모리 모듈(200)은 커맨드 신호 및 어드레스 신호(CMD/ADD)를 별도의 레지스터(REG)를 사용하여 재 동기화(Re- synchronization)해 주는 방법을 이용하여 도 1의 메모리 모듈(100)의 문제점을 해결한다.

도 2의 메모리 모듈(200)은 레지스터(REG)를 이용하여 메모리 모듈(200)에 전달되는 시스템 클럭 신호(미도시)를 메모리 모듈(200)에 전달되는 커맨드 신호 및 어드레스 신호(CMD/ADD)의 지연 정도를 고려하여 강제로 지연시킨다. 따라서 도 2의 메모리 모듈(200)은 부하 증가에 따른 커맨드 신호 및 어드레스 신호(CMD/ADD)의 시스템 클럭 신호(미도시)와의 동기(Synchronization) 문제를 해결할 수 있다.

도 2의 메모리 모듈(200)은 레지스터 메모리 모듈(Registered Memory Module)이라는 이름으로 알려지고 있다.

도 3의 메모리 모듈(300)은 레지스터를 사용하여 시스템 클럭 신호(미도시)를 재 동기(Re-synchronization)하는 대신 버퍼(BUF)를 사용하여 신호들을 버퍼링 해 줌으로써 도 1의 메모리 모듈(100)이 가지는 문제점을 개선한다.

앞서 설명한 것처럼, 버퍼는 입력 신호를 버퍼링 하여 출력하는 반도체 소자이다. 버퍼(BUF)는 데이터(DATA), 커맨드 신호 및 어드레스 신호(CMD/ADD)를 수신하여 버퍼링 하고 메모리 칩들(MCP)로 인가한다. 그러면, 메모리 인터페이스 채널(미도시)과 각각의 메모리 칩들(MCP)의 절연 및 버퍼링(Isolation/Buffering)이 가능해져서 부하(Loading) 증가에 따른 신호 감쇠 문제를 최소화 할 수 있다.

또한, 버퍼(BUF)는 메모리 시스템의 고속, 고성능화에도 유용하게 이용될 수 있다. 버퍼(BUF)를 일종의 브리지(Bridge)로 사용하면 메모리 칩의 속도에 상관없이 메모리 인터페이스 채널(Memory Interface Channel)의 고속화가 가능해 진다.그러나, 마더보드(Motherboard)에 장착되는 커넥터의 수는 동일하지만 메모리 모듈 두 개가 연결된 적층형 메모리 모듈의 경우에는 메모리 용량은 증가되지만 여전히 메모리 인터페이스 채널이 부담하는 부하가 증가하게 되므로, 부하 증가에 의한 신호의 감쇠가 문제시된다.

본 발명이 이루고자하는 기술적 과제는 신호 감쇠의 문제를 해결할 수 있는 고용량의 적층형 메모리 모듈 제공하는데 있다.

본 발명이 이루고자하는 다른 기술적 과제는 신호 감쇠의 문제를 해결할 수 있는 고용량의 적층형 메모리 모듈을 구비하는 메모리 시스템을 제공하는데 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 적층형 메모리 모듈은 제 1 메모리 모듈, 제 2 메모리 모듈 및 접속 수단을 구비한다.

제 1 메모리 모듈은 복수개의 메모리 칩들을 장착한다. 제 2 메모리 모듈은 복수개의 메모리 칩들을 장착한다. 접속 수단은 상기 제 1 메모리 모듈 및 상기 제 2 메모리 모듈을 연결한다.상기 제 1 메모리 모듈 또는 상기 제 2 메모리 모듈은 상기 제 1 메모리 모듈의 메모리 칩들 및 상기 제 2 메모리 모듈의 메모리 칩들로 인가되는 신호들을 버퍼링 하는 적어도 하나 이상의 버퍼부를 구비한다.

상기 제 1 메모리 모듈 및 상기 제 2 메모리 모듈의 메모리 칩들은 적층형 메모리 칩이다. 상기 접속 수단은 상기 제 1 메모리 모듈과 상기 제 2 메모리 모듈을 전기적으로 연결시키는 유연성 인쇄 회로 기판(flexible Printed Circuit Board)일 수 있다. 상기 버퍼부가 상기 제 1 메모리 모듈에 장착되는 경우, 상기 버퍼부는 상기 신호들을 상기 접속 수단을 이용하여 상기 제 2 메모리 모듈의 메모리 칩들로 최단거리로 전송한다.

상기 제 1 메모리 모듈은 상기 버퍼부가 상기 제 1 메모리 모듈에 장착되는 경우, 상기 버퍼부가 장착되는 면의 반대 면에 연결 패드를 구비하고, 상기 연결 패드는 상기 접속 수단과 연결되며 상기 접속 수단을 통하여 상기 제 2 메모리 모듈의 메모리 칩들로 상기 신호들을 전송한다.

상기 신호들은 상기 제 1 메모리 모듈 및 상기 제 2 메모리 모듈의 메모리 칩들로 인가되는 데이터, 커맨드 신호 및 어드레스 신호이다.

상기 제 1 메모리 모듈 또는 상기 제 2 메모리 모듈은 상기 신호들 중 상기 커맨드 신호 및 상기 어드레스 신호를 상기 제 1 메모리 모듈 및 상기 제 2 메모리 모듈의 메모리 칩들로 동시에 인가하는 적어도 하나 이상의 레지스터를 더 구비할 수 있다.

상기 적어도 하나의 레지스터는 상기 접속 수단에 장착된다. 상기 레지스터는 상기 버퍼부 내부에 장착될 수 있다.

상기 다른 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 메모리 시스템은 버스, 적층형 메모리 모듈 및 상기 버스에 연결되는 컨트롤러를 구비한다.

적층형 메모리 모듈은 제 1 메모리 모듈 및 제 2 메모리 모듈을 구비한다. 상기 제 1 메모리 모듈 또는 상기 제 2 메모리 모듈은 상기 버스로부터 출력되는 신호들을 버퍼링하여 상기 제 1 메모리 모듈 및 상기 제 2 메모리 모듈에 장착된 메모리 칩들로 인가하는 버퍼부를 구비한다.

상기 제 1 메모리 모듈 및 상기 제 2 메모리 모듈의 메모리 칩들은 적층형 메모리 칩이고, 상기 제 1 메모리 모듈 및 상기 제 2 메모리 모듈은 전기적 접속 수단에 의해서 연결되며, 상기 접속 수단은 유연성 인쇄 회로 기판(flexible Printed Circuit Board)일 수 있다.

상기 다른 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 메모리 시스템은 버스, 복수개의 메모리 칩들을 장착하는 제 1 메모리 모듈 및 제 2 메모리 모듈, 버퍼부를 구비한다.

버퍼부는 상기 버스와 상기 제 1 메모리 모듈 및 제 2 메모리 모듈에 장착된 상기 메모리 칩들 사이에 연결된다. 상기 제 1 메모리 모듈 및 상기 제 2 메모리 모듈은 접속 수단에 의해서 연결된다. 상기 버퍼부는 상기 제 1 메모리 모듈 또는 상기 제 2 메모리 모듈에 장착되며, 상기 버스로부터 출력되는 신호들을 버퍼링 하여 상기 제 1 메모리 모듈 및 상기 제 2 메모리 모듈에 장착된 메모리 칩들로 인가한다.

상기 신호들은 상기 제 1 메모리 모듈 및 상기 제 2 메모리 모듈의 메모리 칩들로 인가되는 데이터, 커맨드 신호 및 어드레스 신호이다. 상기 제 1 메모리 모듈 또는 상기 제 2 메모리 모듈은 상기 신호들 중 상기 커맨드 신호 및 상기 어드레스 신호를 상기 제 1 메모리 모듈 및 상기 제 2 메모리 모듈의 메모리 칩들로 동시에 인가하는 적어도 하나 이상의 레지스터를 더 구비한다. 상기 메모리 시스템은 상기 버스에 연결되는 메모리 컨트롤러를 더 구비한다.

상기 다른 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 적층형 메모리 모듈은 제 1 메모리 모듈, 제 2 메모리 모듈 및 적어도 하나 이상의 버퍼부를 구비한다.

제 1 메모리 모듈은 복수개의 메모리 칩들을 장착한다. 제 2 메모리 모듈은 상기 제 1 메모리 모듈에 접속 수단에 의하여 연결되며 복수개의 메모리 칩들을 장착한다.

버퍼부는 외부에서 인가되는 신호들을 버퍼링하여 상기 제 1 메모리 모듈 및 상기 제 2 메모리 모듈의 메모리 칩들로 인가한다.

상기 제 1 메모리 모듈 및 상기 제 2 메모리 모듈의 메모리 칩들은 적층형 메모리 칩이고, 상기 접속 수단은 상기 제 1 메모리 모듈과 상기 제 2 메모리 모듈을 전기적으로 연결시키는 유연성 인쇄 회로 기판(flexible Printed Circuit Board)일 수 있다.

상기 버퍼부는 상기 제 1 메모리 모듈 또는 상기 제 2 메모리 모듈에 장착된다. 상기 신호들은 상기 제 1 메모리 모듈 및 상기 제 2 메모리 모듈의 메모리 칩들로 인가되는 데이터, 커맨드 신호 및 어드레스 신호이다. 상기 제 1 메모리 모듈 또는 상기 제 2 메모리 모듈은 상기 신호들 중 상기 커맨드 신호 및 상기 어드레스 신호를 상기 제 1 메모리 모듈 및 상기 제 2 메모리 모듈의 메모리 칩들로 동시에 인가하는 적어도 하나 이상의 레지스터를 더 구비한다.

상기 다른 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 적층형 메모리 모듈은 제 1 메모리 모듈 및 제 2 메모리 모듈을 구비한다.

제 1 메모리 모듈은 앞면에 16 개의 메모리 칩들을 장착하고 뒷면에 16 개의 메모리 칩들을 장착한다. 제 2 메모리 모듈은 상기 제 1 메모리 모듈에 접속 수단을 이용하여 연결되며, 앞면에 16 개의 메모리 칩들을 장착하고 뒷면에 16개의 메모리 칩들을 장착한다.

상기 제 1 메모리 모듈 또는 상기 제 2 메모리 모듈은 선택 신호에 응답하여 각각 64 비트의 데이터를 동시에 수신하고 동시에 출력하는 4 랭크(Rank) 구조를 가진다.

상기 제 1 메모리 모듈 및 상기 제 2 메모리 모듈의 메모리 칩들은 각각 4비트의 데이터를 동시에 송수신하며 상기 메모리 칩들은 적층형 메모리 칩이다. 상기 제 1 메모리 모듈 및 상기 제 2 메모리 모듈의 메모리 칩들은 각각 4비트의 데이터를 동시에 송수신하며, 상기 제 1 메모리 모듈 및 상기 제 2 메모리 모듈 각각의 앞면 및 뒷면은 각각 데이터 버스를 중심으로 상부와 하부에 8개의 메모리 칩들이 장착된다. 상기 제 1 메모리 모듈은 제 1 랭크 및 제 2 랭크를 구비한다. 제 1 랭크는 앞면의 8개의 메모리 칩들과 뒷면의 8개의 메모리 칩들이 제 1 선택신호에 응답하여 동시에 64개의 데이터를 송수신한다.

제 2 랭크는 앞면의 나머지 8개의 메모리 칩들과 뒷면의 나머지 8개의 메모리 칩들이 제 2 선택 신호에 응답하여 동시에 64개의 데이터를 송수신한다.

상기 제 2 메모리 모듈은 제 3 랭크 및 제 4 랭크를 구비한다. 제 3 랭크는 앞면의 8개의 메모리 칩들과 뒷면의 8개의 메모리 칩들이 제 3 선택신호에 응답하여 동시에 64개의 데이터를 송수신한다.

제 4 랭크는 앞면의 나머지 8개의 메모리 칩들과 뒷면의 나머지 8개의 메모리 칩들이 제 4 선택 신호에 응답하여 동시에 64개의 데이터를 송수신한다. 상기 제 1 메모리 모듈 및 상기 제 2 메모리 모듈은 ECC(Error Correction Code)용 메모리 칩을 각각의 앞면과 뒷면에 하나씩 더 구비할 수 있다. 상기 제 1 메모리 모듈 및 상기 제 2 메모리 모듈은 상기 ECC용 메모리 칩을 더 구비하는 경우, 선택 신호에 응답하여 각각 72 비트의 데이터를 동시에 수신하고 동시에 출력하는 4 랭크(Rank) 구조를 가진다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도 면 및 도면에 기재된 내용을 참조하여야 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 5는 도 4(a) 및 도 4(b)의 접속 수단을 나타내는 도면이다.

도 4 내지 도 6을 참조하면, 본 발명의 실시예에 따른 적층형 메모리 모듈(600)은 제 1 메모리 모듈(MM1), 제 2 메모리 모듈(MM2) 및 접속 수단(FPCB)을 구비한다.

제 1 메모리 모듈(MM1)은 복수개의 메모리 칩(MCP)들을 장착한다. 제 2 메모리 모듈(MM2)은 복수개의 메모리 칩(MCP)들을 장착한다. 제 1 메모리 모듈(MM1) 및 제 2 메모리 모듈(MM2)의 메모리 칩들은 적층형 메모리 칩이다.

접속 수단(FPCB)은 제 1 메모리 모듈(MM1) 및 제 2 메모리 모듈(MM2)을 연결한다. 접속 수단(FPCB)은 제 1 메모리 모듈(MM1)과 제 2 메모리 모듈(MM2)을 전기적으로 연결시키는 유연성 인쇄 회로 기판(flexible Printed Circuit Board)일 수 있다.

제 1 메모리 모듈(MM1) 또는 제 2 메모리 모듈(MM2)은 제 1 메모리 모듈(MM1)의 메모리 칩(MCP)들 및 제 2 메모리 모듈(MM2)의 메모리 칩(MCP)들로 인가되는 신호들을 버퍼링 하는 적어도 하나 이상의 버퍼부(BUF)를 구비한다.

버퍼부(BUF)가 제 1 메모리 모듈(MM1)에 장착된 경우 버퍼부(BUF)는 상기 신호들을 접속 수단(FPCB)을 이용하여 제 2 메모리 모듈(MM2)의 메모리 칩들로 최단거리로 전송한다.

이하 도 4 내지 도 6을 참조하여 본 발명의 실시예에 따른 적층형 메모리 모듈에 대하여 상세히 설명한다.

도 4(a) 및 도 4(b)는 접속 수단(FPCB)을 이용한 적층형 메모리 모듈을 나타낸다. 적층형 메모리 모듈은 모듈을 장착하는 마더보드(미도시)상의 커넥터(Connector)의 수를 증가시키지 않으면서도 메모리 모듈의 메모리 용량을 증가시키는 구조를 가진다.

즉, 적층형 메모리 모듈은 메모리 칩이 장착되는 메모리 모듈을 마더보드(미도시)상에 장착되는 제 1 메모리 모듈(MM1)과 제 1 메모리 모듈(MM1)에 접속 수단(FPCB)을 이용하여 연결되는 제 2 메모리 모듈(MM2)로 구분한다.

이러한 구조가 가지는 가장 큰 장점은 메모리 칩 자체를 이중으로 쌓는 적층형 메모리 칩 구조가 아니어도 기존의 마더보드(미도시) 형태를 유지하면서 메모리의 용량을 2배로 증가시킬 수 있다는 것이다. 하지만, 도 4의 본 발명의 실시예에 따른 메모리 모듈은 적층형 메모리 모듈이면서도 제 1 메모리 모듈(MM1) 및 제 2 메모리 모듈(MM2) 각각에 장착되는 메모리 칩(MCP)이 적층형 메모리 칩이다. 따라 서 메모리 용량을 매우 크게 증가시킬 수 있다.

또한 본 발명의 실시예에 따른 도 4의 적층형 메모리 모듈은 고용량으로 인한 부하 증가로 인해 발생될 수 있는 신호 감쇠의 문제를 버퍼부 또는 레지스터를 이용하여 해결한다.

도 4(a)를 참조하면, 제 1 메모리 모듈(MM1) 및 제 2 메모리 모듈(MM2)은 복수개의 메모리 칩(MCP)들을 장착한다. 장착된 메모리 칩(MCP)들은 적층형 메모리 칩이다. 그러나 본 발명의 실시예가 반드시 적층형 메모리 칩에 한정되는 것은 아니다.

제 1 메모리 모듈(MM1) 및 제 2 메모리 모듈(MM2) 중 하나만이 마더보드(미도시)에 전기적으로 연결된다. 본 발명의 실시예에서는 편의상 제 1 메모리 모듈(MM1)이 마더보드(미도시)에 장착되는 것으로 가정한다. 그러면 데이터(DATA), 커맨드 신호 및 어드레스 신호(CMD/ADD)는 제 1 메모리 모듈(MM1)과 접속 수단(FPCB)을 통하여 제 2 메모리 모듈(MM2)로 인가된다. 접속 수단(FPCB)은 제 1 메모리 모듈(MM1) 및 제 2 메모리 모듈(MM2)을 연결한다. 접속 수단(FPCB)은 도 5에 도시된다. 접속 수단(FPCB)은 제 1 메모리 모듈(MM1)과 제 2 메모리 모듈(MM2)을 전기적으로 연결시키는 유연성 인쇄 회로 기판(flexible Printed Circuit Board)일 수 있다.

접속 수단(FPCB)의 탭(TAP)이 제 2 메모리 모듈(MM2)에 연결된다. CTAP은 접속 수단(FPCB)을 제 1 메모리 모듈(MM1)에 고정시키는 부분이다.

메모리 인터페이스 채널(미도시)과 도 4의 적층형 메모리 모듈 내부의 메모 리 칩(MCP)들 사이의 신호의 전송은 마더보드(미도시)에 장착되는 제 1 메모리 모듈(MM1)의 버퍼부(BUF)를 통해서만 이루어진다.

이와 같은 연결 구조를 사용하면 적층형 메모리 모듈을 구비하는 메모리 시스템(미도시)은 적층형 메모리 모듈에 대한 제어를 단순하게 할 수 있으며 메모리 인터페이스 채널(미도시)의 부하(Loading)의 부담을 최소화할 수 있다.

도 4의 적층형 메모리 모듈은 많은 수의 메모리 칩(MCP)들을 구비하고 있으므로 부하(Loading)의 증가를 야기 시킨다. 따라서 도 4의 적층형 메모리 모듈은 버퍼부(BUF)와 레지스터(REG1, REG2)를 구비한다. 버퍼부(BUF)는 제 1 메모리 모듈(MM1)의 메모리 칩(MCP)들 및 제 2 메모리 모듈(MM2)의 메모리 칩(MCP)들로 인가되는 신호들을 버퍼링 한다. 이를 위하여 제 1 메모리 모듈(MM1) 또는 제 2 메모리 모듈(MM2)은 적어도 하나 이상의 버퍼부(BUF)를 구비한다.

도 4에는 제 1 메모리 모듈(MM1)에 장착되는 하나의 버퍼부(BUF)만 도시되었으나 버퍼부(BUF)는 여러 개일 수 있으며 제 1 메모리 모듈(MM1)이나 제 2 메모리 모듈(MM2)에 장착되거나 또는 양쪽에 모두 장착될 수 있다.

버퍼부(BUF)는 데이터(DATA), 커맨드 신호 및 어드레스 신호(CMD/ADD)를 모두 버퍼링 하여 메모리 칩(MCP)들로 인가할 수 있다. 또는 도 4의 적층형 메모리 모듈은 버퍼부(BUF)가 데이터(DATA)만을 버퍼링 하도록 하고, 레지스터(REG1, REG2)를 이용하여 커맨드 신호 및 어드레스 신호(CMD/ADD)를 메모리 칩(MCP)들로 전달할 수 있다.

레지스터(REG1, REG2)는 접속 수단(FPCB)에 장착되거나 또는 버퍼부(BUF) 내 부에 장착될 수 있다. 레지스터(REG1, REG2)는 커맨드 신호 및 어드레스 신호(CMD/ADD)를 시스템 클럭 신호(미도시)에 재 동기(Re-synchronization) 시킨다.

도 4(b)에는 레지스터(REG1, REG2)가 두 개 도시되어 있으나 한 개 또는 여러 개 일 수도 있다.

버퍼부(BUF)가 제 1 메모리 모듈(MM1)에 장착된 경우 버퍼부(BUF)는 데이터(DATA), 커맨드 신호 및 어드레스 신호(CMD/ADD)를 접속 수단(FPCB)을 이용하여 제 2 메모리 모듈(MM2)의 메모리 칩(MCP)들로 최단거리로 전송한다.

버퍼부(BUF)가 제 1 메모리 모듈(MM1)에 장착되는 경우, 제 1 메모리 모듈(MM1)은 버퍼부(BUF)가 장착되는 면의 반대 면에 연결 패드(미도시)를 구비한다. 연결 패드(미도시)는 접속 수단(FPCB)과 연결되며 접속 수단(FPCB)을 통하여 제 2 메모리 모듈(MM2)의 메모리 칩(MCP)들로 신호들을 전송한다. 도 5를 참조하면, DATA_R은 연결 패드(미도시)가 장착되는 영역을 표시한다. 버퍼부(BUF)에서 버퍼링 된 데이터(DATA), 커맨드 신호 및 어드레스 신호(CMD/ADD)는 DATA_R 영역에 장착된 연결 패드(미도시)와 접속 수단(FPCB)을 통하여 제 2 메모리 모듈(MM2)의 메모리 칩(MCP)들로 최단거리로 전송된다.

이러한 구조에 의하여 버퍼부(BUF)로부터 제 2 메모리 모듈(MM2)의 메모리 칩(MCP)들로 전달되는 신호선 길이를 최소화 할 수 있기 때문에 보다 나은 신호 특성을 얻을 수 있으며 제 1 메모리 모듈(MM1)과 제 2 메모리 모듈(MM2)의 연결을 위한 접속 수단(FPCB) 상의 라우팅(Routing) 면적을 최소화 할 수 있기 때문에 최적 화된 적층형 메모리 모듈의 설계가 가능하다.버퍼부(BUF)와 레지스터(REG1, REG2)에 의하여 신호 전송시 메모리 칩(MCP)들의 증가로 인한 부하(Loading) 부담이 줄어들므로 제 1 메모리 모듈(MM1)과 제 2 메모리 모듈(MM2)을 연결하는 접속 수단(FPCB)의 길이를 종래의 적층형 메모리 모듈에 비하여 길게 할 수 있다.

도 4 내지 도 6에 도시된 적층형 메모리 모듈(600)의 구조는 본 발명을 설명하기 위한 실시 예일 뿐이며, 제 1 메모리 모듈(MM1) 및 제 2 메모리 모듈(MM2)에 장착되는 메모리 칩(MCP)의 개수, 버퍼부(BUF)와 레지스터(REG1, REG2)의 개수 및 장착되는 위치 등은 다양하게 구성이 가능하다. 도 7은 본 발명의 다른 실시예에 따른 적층형 메모리 모듈을 나타내는 도면이다.

도 6의 적층형 메모리 모듈(600)과 달리 도 7의 적층형 메모리 모듈(700)은 제 1 메모리 모듈(MM1)과 제 2 메모리 모듈(MM2) 모두에 레지스터들(REG1, REG2, REG3, REG4)을 구비한다. 레지스터들(REG1, REG2, REG3, REG4)은 버퍼부(BUF)를 통하여 커맨드 신호 및 어드레스 신호(CMD/ADD)를 수신하여 메모리 칩(MCP)들로 인가한다.

제 1 레지스터(REG1)는 제 1 메모리 모듈(MM1)의 버퍼부(BUF) 우측의 메모리 칩(MCP)들로 커맨드 신호 및 어드레스 신호(CMD/ADD)를 인가한다. 제 2 레지스터(REG2)는 제 1 메모리 모듈(MM1)의 버퍼부(BUF) 좌측의 메모리 칩(MCP)들로 커맨드 신호 및 어드레스 신호(CMD/ADD)를 인가한다.

제 1 레지스터(REG1) 및 제 2 레지스터(REG2)는 1:1 레지스터이다. 1:1 레지스터란 하나의 입력을 수신하여 하나의 출력을 발생하는 레지스터를 의미한다.

제 3 레지스터(REG3)는 제 2 메모리 모듈(MM2)의 좌측의 메모리 칩(MCP)들로 커맨드 신호 및 어드레스 신호(CMD/ADD)를 인가한다. 제 4 레지스터(REG4)는 제 2 메모리 모듈(MM2)의 우측의 메모리 칩(MCP)들로 커맨드 신호 및 어드레스 신호(CMD/ADD)를 인가한다.

제 3 레지스터(REG3) 및 제 4 레지스터(REG4)는 1:1 레지스터이다. 이와 같이 4개의 레지스터들(REG1, REG2, REG3, REG4)을 분산시켜 배치함으로써 커맨드 신호 및 어드레스 신호(CMD/ADD)가 메모리 칩(MCP)들로 인가되는 경우의 부하 부담을 최소화 할 수 있다.

도 8의 적층형 메모리 모듈(800)이 구비하는 레지스터들(REG1, REG2, REG3, REG4)은 도 7의 적층형 메모리 모듈(700)이 구비하는 레지스터들(REG1, REG2, REG3, REG4)과 달리 1:2 레지스터들이다. 즉, 레지스터들(REG1, REG2, REG3, REG4)은 하나의 입력을 수신하여 두 개의 출력을 발생한다. 따라서 레지스터들(REG1, REG2, REG3, REG4)에서 출력되는 커맨드 신호 및 어드레스 신호(CMD/ADD)가 메모리 칩들로 인가되는 경우 부담하는 부하(Loading)의 크기가 도 7의 레지스터들(REG1, REG2, REG3, REG4)에서 출력되는 커맨드 신호 및 어드레스 신호(CMD/ADD)가 메모리 칩들로 인가되는 경우 부담하는 부하(Loading)의 크기보다 더 줄일 수 있다.

도 9의 적층형 메모리 모듈(900)이 구비하는 레지스터들(REG1, REG2, REG3, REG4)은 도 8의 적층형 메모리 모듈(800)이 구비하는 레지스터들(REG1, REG2, REG3, REG4)과 같이 1:2 레지스터들이다. 도 9의 레지스터들(REG1, REG2)에서 출력되는 두 개의 커맨드 신호 및 어드레스 신호(CMD/ADD)들 중 하나는 홀수번째 메모리 칩들로 인가되고 다른 하나는 짝수번째 메모리 칩들로 인가된다. 도 7 내지 도 9의 실시예에서 알 수 있듯이, 본 발명의 적층형 메모리 모듈은 레지스터를 배치하는 방법 및 레지스터를 통한 신호 연결 방법에 의한 구조 변경이 얼마든지 다양한 형태로 가능하다.

도 7내지 도 9의 실시예의 적층형 메모리 모듈들(700, 800, 900)은 하나의 버퍼부(BUF)만 구비하는 것으로 도시되어 있으나 본 발명의 실시예가 반드시 하나의 버퍼부(BUF)에만 한정되는 것은 아니며 여러 개의 버퍼부가 장착될 수 있다. 본 발명의 다른 실시예에 따른 적층형 메모리 모듈은 제 1 메모리 모듈, 제 2 메모리 모듈 및 적어도 하나의 버퍼부를 구비한다.

버퍼부는 외부에서 인가되는 신호들을 버퍼링 하여 상기 제 1 메모리 모듈 및 상기 제 2 메모리 모듈의 메모리 칩들로 인가한다. 버퍼부는 상기 제 1 메모리 모듈 또는 상기 제 2 메모리 모듈에 장착된다. 상기 신호들은 상기 제 1 메모리 모듈 및 상기 제 2 메모리 모듈의 메모리 칩들로 인가되는 데이터, 커맨드 신호 및 어드레스 신호이다.

상기 제 1 메모리 모듈 및 상기 제 2 메모리 모듈의 메모리 칩들은 적층형 메모리 칩이다. 상기 접속 수단은 상기 제 1 메모리 모듈과 상기 제 2 메모리 모듈을 전기적으로 연결시키는 유연성 인쇄 회로 기판(flexible Printed Circuit Board)이다. 상기 제 1 메모리 모듈 또는 상기 제 2 메모리 모듈은 상기 신호들 중 상기 커맨드 신호 및 상기 어드레스 신호를 상기 제 1 메모리 모듈 및 상기 제 2 메모리 모듈의 메모리 칩들로 동시에 인가하는 적어도 하나 이상의 레지스터를 더 구비한다.

본 발명의 다른 실시예에 따른 적층형 메모리 모듈의 동작은 앞서 설명된 적층형 메모리 모듈의 동작과 동일하므로 상세한 설명을 생략한다.

상기 다른 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 메모리 시스템(1000)은 버스(BUS), 적층형 메모리 모듈(1010) 및 버스(BUS)에 연결되는 메모리 컨트롤러(MCT)를 구비한다.

적층형 메모리 모듈(1010)은 제 1 메모리 모듈(MM1) 및 제 2 메모리 모듈(MM2)을 구비한다. 제 1 메모리 모듈(MM1) 또는 제 2 메모리 모듈(MM2)은 버스(BUS)로부터 출력되는 신호들을 버퍼링 하여 제 1 메모리 모듈(MM1) 및 제 2 메모리 모듈(MM2)에 장착된 메모리 칩들로 인가하는 적어도 하나의 버퍼부(BUF)를 구비한다.

제 1 메모리 모듈(MM1) 및 제 2 메모리 모듈(MM2)의 메모리 칩들은 적층형 메모리 칩이다. 그리고 제 1 메모리 모듈(MM1) 및 제 2 메모리 모듈(MM2)은 전기적 접속 수단(FPCB)에 의해서 연결되며 접속 수단(FPCB)은 유연성 인쇄 회로 기판(flexible Printed Circuit Board)이다.

도 10의 메모리 컨트롤러(MCT)는 버스(BUS)를 통하여 데이터, 커맨드 신호 및 어드레스 신호를 적층형 메모리 모듈(1010)의 버퍼부(BUF)로 인가한다. 버퍼부(BUF)는 수신된 데이터, 커맨드 신호 및 어드레스 신호를 제 1 메모리 모듈(MM1) 및 제 2 메모리 모듈(MM2)에 장착된 반도체 칩들로 인가한다. 버퍼부(BUF)를 이용함으로써 데이터, 커맨드 신호 및 어드레스 신호가 반도체 칩들로 인가되는 경우의 신호 감쇠를 최소화시킬 수 있다. 도 10의 적층형 메모리 모듈(1010)은 도 6의 적층형 메모리 모듈(600)의 구조와 동일한 구조를 가질 수 있다. 또한 도 7 내지 도 9의 적층형 메모리 모듈(700, 800, 900)의 구조와 동일한 구조를 가질 수 있다. 적층형 메모리 모듈(1010)의 동작은 앞서 설명되었으므로 상세한 설명을 생략한다.

본 발명의 다른 실시예에 따른 메모리 시스템은 버스, 복수개의 메모리 칩들을 장착하는 제 1 메모리 모듈 및 제 2 메모리 모듈 및 버퍼부를 구비한다.

버퍼부는 상기 버스와 상기 제 1 메모리 모듈 및 제 2 메모리 모듈에 장착된 상기 메모리 칩들 사이에 연결되며 된다. 상기 제 1 메모리 모듈 및 상기 제 2 메모리 모듈은 접속 수단에 의해서 연결된다.

상기 버퍼부는 상기 제 1 메모리 모듈 또는 상기 제 2 메모리 모듈에 장착되며, 상기 버스로부터 출력되는 신호들을 버퍼링 하여 상기 제 1 메모리 모듈 및 상 기 제 2 메모리 모듈에 장착된 메모리 칩들로 인가한다.

상기 접속 수단은 전기적인 접속 수단으로서, 유연성 인쇄 회로 기판(flexible Printed Circuit Board)이다.

상기 메모리 시스템은 상기 버스에 연결되는 메모리 컨트롤러를 더 구비할 수 있다. 본 발명의 다른 실시예에 따른 메모리 시스템의 동작은 앞서 설명된 도 10의 메모리 시스템(1000)의 동작과 동일하므로 상세한 설명을 생략한다. 도 11은 본 발명의 다른 실시예에 따른 적층형 메모리 모듈을 설명하는 도면이다.

도 11을 참조하면, 본 발명의 실시예에 따른 적층형 메모리 모듈(1100)은 제 1 메모리 모듈(MM1) 및 제 2 메모리 모듈(MM2)을 구비한다.

제 1 메모리 모듈(MM1)은 앞면에 16 개의 메모리 칩들(미도시)을 장착하고 뒷면에 16 개의 메모리 칩들(미도시)을 장착한다. 제 2 메모리 모듈(MM2)은 제 1 메모리 모듈(MM1)에 접속 수단(FPCB)을 이용하여 연결되며, 앞면에 16 개의 메모리 칩들(미도시)을 장착하고 뒷면에 16개의 메모리 칩들(미도시)을 장착한다. 제 1 메모리 모듈(MM1) 또는 제 2 메모리 모듈(MM2)은 선택 신호(CS1, CS2, CS3, CS4)에 응답하여 각각 64 비트의 데이터를 동시에 수신하고 동시에 출력하는 4 랭크(Rank) 구조를 가진다.

이하, 도 11 내지 도 13을 참조하여 본 발명의 다른 실시예에 따른 적층형 메모리 모듈의 동작이 상세히 설명된다.

도 11을 참조하면, 적층형 메모리 모듈(1100)은 접속 수단(FPCB)에 의하여 제 1 메모리 모듈(MM1)과 제 2 메모리 모듈(MM2)이 서로 마주보도록 접힌다. B1은 16개의 메모리 칩들이 장착되는 제 1 메모리 모듈(MM1)의 뒷면을 나타내고 F1은 16개의 메모리 칩들이 장착되는 제 1 메모리 모듈(MM1)의 앞면을 나타낸다.

마찬가지로, B2는 16개의 메모리 칩들이 장착되는 제 2 메모리 모듈(MM2)의 뒷면을 나타내고 F2는 16개의 메모리 칩들이 장착되는 제 2 메모리 모듈(MM2)의 앞면을 나타낸다.

도 12를 참조하면, 제 1 메모리 모듈(MM1)의 앞면(F1)과 뒷면(B1)에 메모리 칩들(MCP)이 장착되는 구조가 도시되어 있다. 제 2 메모리 모듈(MM2)의 구조도 제 1 메모리 모듈(MM1)의 구조와 동일하므로 제 1 메모리 모듈(MM1)만을 이용하여 동작을 설명한다. 도 12의 메모리 칩들(MCP)은 각각 4비트의 데이터를 동시에 송수신하는 적층형 메모리 칩들이다. 즉, 두 개의 메모리 칩이 위 아래로 적층 되어 한 개의 적층형 메모리 칩을 구성하고, 이러한 적층형 메모리 칩이 뒷면(B1)에 8개 장착되고 앞면(F1)에 8개 장착된다.

도 12를 참조하면, 제 1 메모리 모듈(MM1)의 앞면(F1)과 뒷면(B1)에는 8 개의 적층형 메모리 칩 이외에 한 개의 적층형 메모리 칩(ECC_CP)이 더 장착되는데 이는 ECC(Error Correction Code)용 메모리 칩이다.

도 11의 적층형 메모리 모듈(1100)은 64 비트의 데이터를 수신하고 출력한다. 64비트의 데이터는 제 1 메모리 모듈(MM1)과 제 2 메모리 모듈(MM2)로 모두 입력된다. 즉, 제 1 메모리 모듈(MM1)에 32비트 데이터가 입력되고 제 2 메모리 모듈(MM2)에 32비트 데이터가 입력되는 것이 아니고 제 1 메모리 모듈(MM1)과 제 2 메모리 모듈(MM2)각각에 64비트의 데이터가 입력된다.

그리고 제 1 메모리 모듈(MM1) 및 제 2 메모리 모듈(MM2)은 64비트의 데이터를 각각 출력한다. 제 1 메모리 모듈(MM1)에서 64비트의 데이터가 출력되는 경우 제 2 메모리 모듈(MM2)은 데이터를 출력하지 아니하고, 제 2 메모리 모듈(MM2)에서 64비트의 데이터가 출력되는 경우 제 1 메모리 모듈(MM1)은 데이터를 출력하지 아니한다. 따라서 도 11의 적층형 메모리 모듈(1100)은 외부와 항상 64비트의 데이터를 송수신한다.

앞서 설명한 바와 같이, 제 1 메모리 모듈(MM1)은 64비트의 데이터를 출력하고 64비트의 데이터를 출력하는 메모리 칩들이 하나의 랭크를 구성한다. 제 1 메모리 모듈(MM1)은 제 1 랭크 및 제 2 랭크를 구비한다.

제 1 랭크는 앞면(F1)의 8개의 메모리 칩들과 뒷면(B1)의 8개의 메모리 칩들 을 구비한다. 제 1 랭크는 제 1 선택신호(CS1)에 응답하여 64비트의 데이터를 출력한다. 제 1 선택신호(CS1)는 제 1 랭크를 활성화시키는 신호이다.

하나의 메모리 칩(MCP)은 4비트 데이터를 송수신할 수 있으므로 앞면(F1)의 8개의 메모리 칩이 32비트의 데이터를 출력하고 뒷면(B1)의 8개의 메모리 칩이 32비트의 데이터를 출력하면 64비트의 데이터가 제 1 메모리 모듈(MM1)로부터 출력될 수 있다. 제 2 랭크는 앞면(F1)의 나머지 8개의 메모리 칩들과 뒷면(B1)의 나머지 8개의 메모리 칩들을 구비한다. 제 2 랭크는 제 2 선택 신호(CS2)에 응답하여 64비트의 데이터를 출력한다.

제 2 메모리 모듈(MM2)은 제 3 랭크 및 제 4 랭크를 구비한다. 제 3 랭크는 앞면(F2)의 8개의 메모리 칩들과 뒷면(B2)의 8개의 메모리 칩들을 구비한다. 제 3 랭크는 제 3 선택신호(CS3)에 응답하여 64비트의 데이터를 출력한다. 제 4 랭크는 앞면(F2)의 나머지 8개의 메모리 칩들과 뒷면(B2)의 나머지 8개의 메모리 칩들을 구비한다. 제 4 랭크는 제 4 선택 신호(CS4)에 응답하여 64비트의 데이터를 출력한다.

이러한 구조를 가지는 적층형 메모리 모듈(1100)은 선택 신호(CS1, CS2, CS3, CS4)에 응답하여 각각 64 비트의 데이터를 동시에 수신하고 동시에 출력하는 4 랭크(Rank)를 구비한다.

제 1 메모리 모듈(MM1) 및 제 2 메모리 모듈(MM2)은 ECC(Error Correction Code)용 메모리 칩(ECC_CP)을 각각의 앞면(F1, F2)과 뒷면(B1, B2)에 하나씩 더 구비할 수 있다. 제 1 메모리 모듈(MM1) 및 제 2 메모리 모듈(MM2)은 ECC용 메모리 칩(ECC_CP)을 더 구비하는 경우, 선택 신호(CS1, CS2, CS3, CS4)에 응답하여 각각 72 비트의 데이터를 동시에 수신하고 동시에 출력하는 4 랭크(Rank) 구조를 가진다.

도 13을 참조하면, 제 1 메모리 모듈(MM1) 및 제 2 메모리 모듈(MM2)의 메모리 칩들(MCP)은 각각 4비트의 데이터를 동시에 송수신하며, 제 1 메모리 모듈(MM1) 및 제 2 메모리 모듈(MM2) 각각의 앞면(F1, F2) 및 뒷면(B1, B2)은 각각 데이터 버스(B_BUS, F_BUS)를 중심으로 상부와 하부에 8개의 메모리 칩들이 장착된다.

도 13에는 제 1 메모리 모듈(MM1)에 장착된 메모리 칩들(MCP)의 구조만이 도시되어 있다. 도 12의 메모리 칩들(MCP)은 적층형 메모리 칩이지만 도 13의 메모리 칩은 적층형 메모리 칩이 아니다. 대신, 각각 8개의 메모리 칩들이 데이터 버스(BUS)를 중심으로 위 아래로 분리되어 장착된다.

제 1 랭크는 제 1 선택 신호(CS1)가 인가되는 제 1 메모리 모듈(MM1)의 뒷면(B1)의 8개의 메모리 칩들과 앞면(F1)의 8개의 메모리 칩들을 구비한다. 제 2 랭크는 제 2 선택 신호(CS2)가 인가되는 제 1 메모리 모듈(MM1)의 뒷면(B1)의 나머지 8개의의 메모리 칩들과 앞면(F1)의 나머지 8개의 메모리 칩들을 구비한다. 하나의 랭크가 16개의 메모리 칩들을 구비하므로 64비트의 데이터를 출력할 수 있다. 도 13에서 메모리 칩들(MCP)이 제 1 메모리 모듈(MM1) 및 제 2 메모리 모듈(MM2)에 장착된 구조는 도 12에서 메모리 칩들(MCP)이 제 1 메모리 모듈(MM1) 및 제 2 메모리 모듈(MM2)에 장착된 구조와 다르나 그 동작 원리는 동일하므로 동작에 대한 상세한 설명은 생략한다.

도 13의 구조를 가지는 제 1 메모리 모듈(MM1) 및 제 2 메모리 모듈(MM2)도 ECC(Error Correction Code)용 메모리 칩(ECC_CP)을 각각의 앞면과 뒷면에 하나씩 더 구비할 수 있다.

이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 따른 적층형 메모리 모듈 및 메모리 시스템은 버퍼부 및 레지스터를 이용하여 고용량의 메모리 모듈을 고속으로 동작시킬 수 있는 장점이 있다.

Claims

복수개의 메모리 칩들을 장착하는 제 1 메모리 모듈 ;

복수개의 메모리 칩들을 장착하는 제 2 메모리 모듈 ; 및

상기 제 1 메모리 모듈 및 상기 제 2 메모리 모듈을 연결하는 접속 수단을 구비하고,

상기 제 1 메모리 모듈 또는 상기 제 2 메모리 모듈은,

상기 제 1 메모리 모듈의 메모리 칩들 및 상기 제 2 메모리 모듈의 메모리 칩들로 인가되는 신호들을 버퍼링 하는 적어도 하나 이상의 버퍼부를 구비하는 것을 특징으로 하는 적층형(stacked) 메모리 모듈.
제 1항에 있어서, 상기 제 1 메모리 모듈 및 상기 제 2 메모리 모듈의 메모리 칩들은,

적층형 메모리 칩인 것을 특징으로 하는 적층형 메모리 모듈.
제 1항에 있어서, 상기 접속 수단은,

상기 제 1 메모리 모듈과 상기 제 2 메모리 모듈을 전기적으로 연결시키는 유연성 인쇄 회로 기판(flexible Printed Circuit Board)인 것을 특징으로 하는 적층형 메모리 모듈.
제 1항에 있어서, 상기 버퍼부는,

상기 제 1 메모리 모듈에 장착되는 경우, 상기 신호들을 상기 접속 수단을 이용하여 상기 제 2 메모리 모듈의 메모리 칩들로 최단거리로 전송하는 것을 특징으로 하는 적층형 메모리 모듈.
제 1항에 있어서, 상기 제 1 메모리 모듈은,

상기 버퍼부가 상기 제 1 메모리 모듈에 장착되는 경우, 상기 버퍼부가 장착되는 면의 반대 면에 연결 패드를 구비하고,

상기 연결 패드는 상기 접속 수단과 연결되며 상기 접속 수단을 통하여 상기 제 2 메모리 모듈의 메모리 칩들로 상기 신호들을 전송하는 것을 특징으로 하는 적층형 메모리 모듈.
제 1항에 있어서, 상기 신호들은,

상기 제 1 메모리 모듈 및 상기 제 2 메모리 모듈의 메모리 칩들로 인가되는 데이터, 커맨드 신호 및 어드레스 신호인 것을 특징으로 하는 적층형 메모리 모듈.
제 6항에 있어서, 상기 제 1 메모리 모듈 또는 상기 제 2 메모리 모듈은,

상기 신호들 중 상기 커맨드 신호 및 상기 어드레스 신호를 상기 제 1 메모리 모듈 및 상기 제 2 메모리 모듈의 메모리 칩들로 동시에 인가하는 적어도 하나 이상의 레지스터를 더 구비하는 것을 특징으로 하는 적층형 메모리 모듈.
제 7항에 있어서, 상기 적어도 하나의 레지스터는,

상기 접속 수단에 장착되는 것을 특징으로 하는 적층형 메모리 모듈.
제 7항에 있어서, 상기 레지스터는,

상기 버퍼부 내부에 장착되는 것을 특징으로 하는 적층형 메모리 모듈.
버스 ;

제 1 메모리 모듈 및 제 2 메모리 모듈을 구비하는 적층형 메모리 모듈 ; 및

상기 버스에 연결되는 메모리 컨트롤러를 구비하고,

상기 제 1 메모리 모듈 또는 상기 제 2 메모리 모듈은,

상기 버스로부터 출력되는 신호들을 버퍼링하여 상기 제 1 메모리 모듈 및 상기 제 2 메모리 모듈에 장착된 메모리 칩들로 인가하는 적어도 하나의 버퍼부를 구비하는 것을 특징으로 하는 메모리 시스템.
제 10항에 있어서, 상기 제 1 메모리 모듈 및 상기 제 2 메모리 모듈의 메모리 칩들은,

적층형 메모리 칩이고, 상기 제 1 메모리 모듈 및 상기 제 2 메모리 모듈은 전기적 접속 수단에 의해서 연결되며,

상기 접속 수단은,

유연성 인쇄 회로 기판(flexible Printed Circuit Board)인 것을 특징으로 하는 메모리 시스템.
제 11항에 있어서, 상기 제 1 메모리 모듈은,

상기 버퍼부가 상기 제 1 메모리 모듈에 장착되는 경우, 상기 버퍼부가 장착되는 면의 반대 면에 연결 패드를 구비하고, 상기 연결 패드는 상기 접속 수단과 연결되며 상기 접속 수단을 통하여 상기 제 2 메모리 모듈의 메모리 칩들로 상기 신호들을 전송하는 것을 특징으로 하는 메모리 시스템.
제 11항에 있어서, 상기 신호들은,

상기 제 1 메모리 모듈 및 상기 제 2 메모리 모듈의 메모리 칩들로 인가되는 데이터, 커맨드 신호 및 어드레스 신호인 것을 특징으로 하는 메모리 시스템.
제 13항에 있어서, 상기 제 1 메모리 모듈 또는 상기 제 2 메모리 모듈은,

상기 신호들 중 상기 커맨드 신호 및 상기 어드레스 신호를 상기 제 1 메모리 모듈 및 상기 제 2 메모리 모듈의 메모리 칩들로 동시에 인가하는 적어도 하나 이상의 레지스터를 더 구비하는 것을 특징으로 하는 메모리 시스템.
제 14항에 있어서, 상기 적어도 하나의 레지스터는,

상기 접속 수단에 장착되는 것을 특징으로 하는 메모리 시스템.
제 14항에 있어서, 상기 레지스터는,

상기 버퍼부 내부에 장착되는 것을 특징으로 하는 메모리 시스템.
버스 ;

복수개의 메모리 칩들을 장착하는 제 1 메모리 모듈 및 제 2 메모리 모듈 ; 및

상기 버스와 상기 제 1 메모리 모듈 및 제 2 메모리 모듈에 장착된 상기 메모리 칩들 사이에 연결되는 버퍼부를 구비하고,

상기 제 1 메모리 모듈 및 상기 제 2 메모리 모듈은 접속 수단에 의해서 연결되는 것을 특징으로 하는 메모리 시스템.
제 17항에 있어서, 상기 버퍼부는,

상기 제 1 메모리 모듈 또는 상기 제 2 메모리 모듈에 장착되며, 상기 버스로부터 출력되는 신호들을 버퍼링 하여 상기 제 1 메모리 모듈 및 상기 제 2 메모리 모듈에 장착된 메모리 칩들로 인가하는 것을 특징으로 하는 메모리 시스템.
제 18항에 있어서, 상기 신호들은,

상기 제 1 메모리 모듈 및 상기 제 2 메모리 모듈의 메모리 칩들로 인가되는 데이터, 커맨드 신호 및 어드레스 신호인 것을 특징으로 하는 메모리 시스템.
제 19항에 있어서, 상기 제 1 메모리 모듈 또는 상기 제 2 메모리 모듈은,

상기 신호들 중 상기 커맨드 신호 및 상기 어드레스 신호를 상기 제 1 메모리 모듈 및 상기 제 2 메모리 모듈의 메모리 칩들로 동시에 인가하는 적어도 하나 이상의 레지스터를 더 구비하는 것을 특징으로 하는 메모리 시스템.
제 20항에 있어서, 상기 적어도 하나의 레지스터는,

상기 접속 수단에 장착되는 것을 특징으로 하는 메모리 시스템.
제 17항에 있어서,

상기 제 1 메모리 모듈 및 상기 제 2 메모리 모듈의 메모리 칩들은 적층형 메모리 칩이고,

상기 접속 수단은,

전기적인 접속 수단으로서, 유연성 인쇄 회로 기판(flexible Printed Circuit Board)인 것을 특징으로 하는 메모리 시스템.
제 17항에 있어서, 상기 제 1 메모리 모듈은,

상기 버퍼부가 상기 제 1 메모리 모듈에 장착되는 경우, 상기 버퍼부가 장착되는 면의 반대 면에 연결 패드를 구비하고,

상기 연결 패드는 상기 접속 수단과 연결되며 상기 접속 수단을 통하여 상기 제 2 메모리 모듈의 메모리 칩들로 상기 신호들을 전송하는 것을 특징으로 하는 메모리 시스템.
제 17항에 있어서,

상기 버스에 연결되는 메모리 컨트롤러를 더 구비하는 것을 특징으로 하는 메모리 시스템.
복수개의 메모리 칩들을 장착하는 제 1 메모리 모듈 ;

상기 제 1 메모리 모듈에 접속 수단에 의하여 연결되며 복수개의 메모리 칩들을 장착하는 제 2 메모리 모듈 ; 및

외부에서 인가되는 신호들을 버퍼링하여 상기 제 1 메모리 모듈 및 상기 제 2 메모리 모듈의 메모리 칩들로 인가하는 적어도 하나 이상의 버퍼부를 구비하는 것을 특징으로 하는 적층형(stacked) 메모리 모듈.
제 25항에 있어서, 상기 제 1 메모리 모듈 및 상기 제 2 메모리 모듈의 메모리 칩들은,

적층형 메모리 칩이고, 상기 접속 수단은,

상기 제 1 메모리 모듈과 상기 제 2 메모리 모듈을 전기적으로 연결시키는 유연성 인쇄 회로 기판(flexible Printed Circuit Board)인 것을 특징으로 하는 적층형 메모리 모듈.
제 25항에 있어서, 상기 버퍼부는,

상기 제 1 메모리 모듈 또는 상기 제 2 메모리 모듈에 장착되는 것을 특징으로 하는 적층형 메모리 모듈.
제 27항에 있어서, 상기 제 1 메모리 모듈은,

상기 버퍼부가 상기 제 1 메모리 모듈에 장착되는 경우, 상기 버퍼부가 장착되는 면의 반대 면에 연결 패드를 구비하고,

상기 연결 패드는 상기 접속 수단과 연결되며 상기 접속 수단을 통하여 상기 제 2 메모리 모듈의 메모리 칩들로 상기 신호들을 전송하는 것을 특징으로 하는 적층형 메모리 모듈.
제 27항에 있어서, 상기 신호들은,

상기 제 1 메모리 모듈 및 상기 제 2 메모리 모듈의 메모리 칩들로 인가되는 데이터, 커맨드 신호 및 어드레스 신호인 것을 특징으로 하는 적층형 메모리모듈.
제 29항에 있어서, 상기 제 1 메모리 모듈 또는 상기 제 2 메모리 모듈은,

상기 신호들 중 상기 커맨드 신호 및 상기 어드레스 신호를 상기 제 1 메모리 모듈 및 상기 제 2 메모리 모듈의 메모리 칩들로 동시에 인가하는 적어도 하나 이상의 레지스터를 더 구비하는 것을 특징으로 하는 적층형 메모리 모듈.
제 30항에 있어서, 상기 적어도 하나의 레지스터는,

상기 접속 수단에 장착되는 것을 특징으로 하는 적층형 메모리 모듈.
제 30항에 있어서, 상기 레지스터는,

상기 버퍼부 내부에 장착되는 것을 특징으로 하는 적층형 메모리 모듈.
앞면에 16 개의 메모리 칩들을 장착하고 뒷면에 16 개의 메모리 칩들을 장착하는 제 1 메모리 모듈 ; 및

상기 제 1 메모리 모듈에 접속 수단을 이용하여 연결되며, 앞면에 16 개의 메모리 칩들을 장착하고 뒷면에 16개의 메모리 칩들을 장착하는 제 2 메모리 모듈을 구비하고,

상기 제 1 메모리 모듈 또는 상기 제 2 메모리 모듈은,

선택 신호에 응답하여 각각 64 비트의 데이터를 동시에 수신하고 동시에 출력하는 4 랭크(Rank) 구조를 가지는 것을 특징으로 하는 적층형(stacked) 메모리 모듈.
제 33항에 있어서, 상기 제 1 메모리 모듈 및 상기 제 2 메모리 모듈의 메모리 칩들은, 각각 4비트의 데이터를 동시에 송수신하며,

상기 메모리 칩들은 적층형 메모리 칩인 것을 특징으로 하는 적층형 메모리 모듈.
제 33항에 있어서, 상기 제 1 메모리 모듈 및 상기 제 2 메모리 모듈의 메모리 칩들은,

각각 4비트의 데이터를 동시에 송수신하며,

상기 제 1 메모리 모듈 및 상기 제 2 메모리 모듈 각각의 앞면 및 뒷면은 각 각 데이터 버스를 중심으로 상부와 하부에 8개의 메모리 칩들이 장착되는 것을 특징으로 하는 적층형 메모리 모듈.
제 33항에 있어서, 상기 제 1 메모리 모듈은,

앞면의 8개의 메모리 칩들과 뒷면의 8개의 메모리 칩들이 제 1 선택신호에 응답하여 동시에 64비트의 데이터를 송수신하는 제 1 랭크 ; 및

앞면의 나머지 8개의 메모리 칩들과 뒷면의 나머지 8개의 메모리 칩들이 제 2 선택 신호에 응답하여 동시에 64비트의 데이터를 송수신하는 제 2 랭크를 구비하는 것을 특징으로 하는 적층형 메모리 모듈.
제 33항에 있어서, 상기 제 2 메모리 모듈은,

앞면의 8개의 메모리 칩들과 뒷면의 8개의 메모리 칩들이 제 3 선택신호에 응답하여 동시에 64비트의 데이터를 송수신하는 제 3 랭크 ; 및

앞면의 나머지 8개의 메모리 칩들과 뒷면의 나머지 8개의 메모리 칩들이 제 4 선택 신호에 응답하여 동시에 64비트의 데이터를 송수신하는 제 4 랭크를 구비하는 것을 특징으로 하는 적층형 메모리 모듈.
제 33항에 있어서, 상기 제 1 메모리 모듈 및 상기 제 2 메모리 모듈은,

ECC(Error Correction Code)용 메모리 칩을 각각의 앞면과 뒷면에 하나씩 더 구비하는 것을 특징으로 하는 적층형 메모리 모듈.
제 38항에 있어서, 상기 제 1 메모리 모듈 및 상기 제 2 메모리 모듈은,

상기 ECC용 메모리 칩을 더 구비하는 경우, 선택 신호에 응답하여 각각 72 비트의 데이터를 동시에 수신하고 동시에 출력하는 4 랭크(Rank) 구조를 가지는 것을 특징으로 하는 적층형(stacked) 메모리 모듈.