KR100891301B1 - 고속으로 데이터 송신할 수 있는 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 반도체, 전자 장치 및 시스템 내에서 읽기 동작으로 인한 데이터 출력 시 명령에 대응되는 기설정된 데이터 패턴을 선택적으로 전달하여 데이터의 고속 전달의 신뢰성을 높일 수 있도록 한다. 이를 위해, 본 발명에 따른 반도체 메모리 장치는 읽기 트레이닝 명령의 디코딩으로 생성된 트레이닝 제어 신호에 대응하여 글로벌 입출력 라인을 통해 전달되는 데이터와 데이터 트레이닝 패턴 중 하나를 전달하기 위한 데이터 다중화부, 및 데이터 다중화부로부터 출력된 값을 래치하여 글로벌 입출력 라인에 인가하고 유지하기 위한 래치를 포함한다. 따라서, 본 발명은 여러 환경 변수에 따라 달라질 수 있는 데이터 처리 장치와 반도체 메모리 장치 간 데이터 전달에 소요되는 지연을 정확하게 측정할 수 있고 그에 따라 동작 클록의 조정을 가능케 하여 고속으로 동작하는 시스템에서 안정적으로 데이터를 전달할 수 있다.
데이터 송신 장치, 반도체, 메모리 장치, 글로벌 입출력 라인, 데이터 패턴

Description

고속으로 데이터 송신할 수 있는 반도체 메모리 장치{SEMICONDUCTOR MEMORY APPARATUS FOR TRANSMITTING DATA IN HIGH SPEED}
본 발명은 고속으로 동작할 수 있는 반도체 메모리 장치에 관한 것으로, 특히 데이터를 읽고 쓰는 동작 중 데이터의 송수신을 고속으로 하기 위한 장치 및 그 방법에 관한 것이다.
복수의 반도체 장치들로 구성된 시스템에서 반도체 메모리 장치는 데이터를 저장하기 위한 것이다. 데이터 처리 장치, 예를 들면, 중앙처리장치(CPU), 등에서 데이터를 요구하게 되면, 반도체 메모리 장치는 데이터를 요구하는 장치로부터 입력된 어드레스에 대응하는 데이터를 출력하거나, 그 어드레스에 대응하는 위치에 데이터 요구 장치로부터 제공되는 데이터를 저장한다.
반도체 장치들로 구성된 시스템의 동작속도가 빨라지고 반도체 집적회로에 관한 기술이 발달하면서, 반도체 메모리 장치는 보다 빠른 속도로 데이터를 출력하거나 저장하도록 요구받아 왔다. 반도체 메모리 장치가 보다 빠른 속도로 안전하게 동작하기 위해서는 반도체 메모리 장치 내 여러 회로들이 고속으로 동작할 수 있어야함은 물론 여러 회로들 간 신호 혹은 데이터를 빠른 속도로 전달할 수 있어야 한다.
실제로, 반도체 메모리 장치에는 단위셀에 저장된 데이터를 읽어내거나, 외부에서 입력되는 데이터를 단위셀에 전송하기 위한 여러 제어회로 및 이 데이터를 전달하기 위한 연결선 및 연결 장치를 통해 동작이 지연되고 있다. 또한, 반도체 메모리 장치가 출력한 데이터들이 시스템 내 데이터를 요구한 장치로 전달되는 데에도 지연이 발생한다. 고속으로 동작하는 시스템에서 신호 및 데이터 전달에 소요되는 지연은 시스템 성능을 저하하는 요소가 될 뿐만 아니라 동작의 안정성과 신뢰성을 낮춘다. 데이터가 전달된 경로에서 발생하는 지연은 주어진 동작 환경에 따라 변화될 가능성이 크며 이는 반도체 메모리 장치의 동작에 악영향을 미친다.
일반적으로, 외부 장치로부터 명령어가 입력된 후 반도체 메모리 장치가 단위셀의 데이터를 출력하는 동작(일반적으로 메모리동작에서의 Read동작)이 빠르면 빠를수록 동작 성능은 좋아지는 데, 특히 이미지와 같은 많은 양의 데이터를 빠르게 처리하는 그래픽 작업에 사용하기 위한 반도체 메모리 장치의 경우 데이터를 출력하는 데 소요되는 시간은 매우 중요한 성능 지표가 된다. 아울러, 반도체 메모리 장치로부터 출력된 데이터들이 각종 처리 장치에 정확히 전달되어야 시스템은 안정적으로 동작할 수 있다.
도 1은 일반적인 반도체 메모리 장치의 읽기 동작을 설명하기 위한 타이밍도이다. 구체적으로, 그래픽 작업용 반도체 메모리 장치와 이미지 데이터를 전문적으 로 처리하기 위한 그래픽 처리 장치(GRAPHIC PROOCESS UNIT, GPU) 간 데이터를 주고 받는 과정을 설명하고 있다.
도시된 바와 같이, 읽기(READ) 동작에서 그래픽 처리 장치(GPU)의 요구에 따라 일반적인 디디알(DOUBLE DATA RATE, DDR) 반도체 메모리 장치는 요구에 대응하는 데이터(DRAM DATA)를 메모리 클록(DRAM clock)의 상승 에지(rising edge) 및 하강 에지(falling edge)에 동기 시켜 출력한다. 또한, 그래픽 처리 장치(GPU)는 그래픽 클록(GPU clock)의 상승 에지(rising edge) 및 하강 에지(falling edge) 때의 입력된 데이터 값을 읽어들인다. 이때, 디디알 반도체 메모리 장치에서 출력된 데이터의 유효 윈도우 내에 그래픽 클록의 상승 및 하강 에지가 존재하여야 그래픽 처리 장치가 정확히 데이터를 전달받을 수 있다.
데이터 전달과정에서 반도체 메모리 장치와 그래픽 처리 장치 사이에 존재하는 물리적 요인으로 인해 (t2-t1) 만큼의 데이터 지연 시간이 발생한다. 반도체 메모리 장치에서는 클록의 에지에 동기화하여 데이터를 출력하지만, 그래픽 처리 장치에서는 전달되는 데이터의 유효 윈도우 내 바람직하게는 데이터 유효 윈도우의 가운데 클록의 에지가 위치되어야 정확하게 데이터를 전달될 수 있다. 따라서, 가장 이상적인 상황은 메모리 클록(DRAM clock)과 그래픽 클록(GPU clock)의 위상차이가 0.5*UI(여기서 UI는 데이터 유효 윈도우)만큼 일 경우이고, 이때 데이터 지연 시간은 반도체 메모리 장치와 그래픽 처리 장치 사이에 존재하는 물리적 요인을 감안하여 t2-t1+0.5*UI 정도로 생각할 수 있다. 결국, 도시된 것처럼 반도체 메모리 장치와 그래픽 처리 장치의 동작은 서로 다른 위상을 가지는 클록을 기준으로 이루 어진다. 이렇게 반도체 메모리 장치와 그래픽 처리 장치 간 서로 다른 클록 환경은 전달되는 데이터와 데이터를 인식하기 위한 클록(즉, 데이터 트리거(trigger) 신호) 간의 불일치가 존재함을 의미한다.
이러한 불일치를 극복하여 안정된 동작을 제공하기 위해, 반도체 메모리 장치나 반도체 메모리 장치를 포함하는 시스템은 반도체 메모리 장치와 그래픽 처리 장치 사이 발생하는 지연 시간을 미리 정하기도 한다. 이를 위해, 읽기 스트로브 신호(RDQS) 및 쓰기 스트로브 신호(WDQS)와 같은 별도의 클록이 사용되거나, 기준 클록을 기준으로 한 출력 액세스 시간(tAC) 및 데이터 스트로브 신호 출력 액세스 시간(tDQSCK) 혹은 데이터 스트로브 신호부터 데이터 출력까지의 시간(tDQSQ) 등의 반도체 메모리 장치의 스펙(Spec.)이 활용된다.
그러나, 이러한 반도체 메모리 장치의 스펙들은 반도체 메모리 장치와 그래픽 처리 장치 내부에 물리적으로 고정한 값으로써, 실제 구현된 시스템 내에서 환경이 변화하면 정상적인 데이터 전달을 보장하기 어려워진다. 특히, 고속으로 동작하는 시스템에서는 유효한 데이터의 윈도우는 점점 작아질 수밖에 없고 반도체 메모리 장치와 그래픽 처리 장치 사이의 채널에 존재하는 데이터가 증가함에 따라 안정적으로 데이터를 전달하는 일은 쉽지 않아졌다.
이러한 어려움을 해결하기 위해 최근의 반도체 메모리 장치와 그래픽 처리 장치는 데이터 트레이닝(data training)을 통해 실제로 둘 사이의 데이터가 고속으로 전달되는 상황에 대응할 수 있도록 한다. 여기서, 데이터 트레이닝은 읽기와 쓰기의 동작을 위한 데이터를 안정적으로 전달하기 위해 제어 장치(Controller)와 반 도체 메모리 장치 사이에 미리 약속된 데이터 패턴을 사용하여 데이터 사이의 스큐(skew)를 조절하는 기술을 말한다. 일 예로, 디디알3(DDRIII) 반도체 메모리 장치의 성능을 규정하는 스펙에는 지연으로 인한 클록(HCLK)과 데이터 스트로브 신호(DQS)의 시간 차이를 보정하기 위한 쓰기 레벨링(WRITE leveling) 기술을 채택하고 있다. 쓰기 레벨링을 통해 스트로브 신호와 클록 신호 간 스큐를 보상하여 반도체 메모리 장치가 가지는 tDQSS, tDSS and tDSH 등을 포함한 타이밍 요구 조건(timing requirement)을 충족할 수 있도록 프로그램 가능한 지연 소자들을 데이터 스트로브 신호에 사용한다.
최근에 제안되고 있는 그래픽 작업용 반도체 메모리 장치는 4Gbps 이상의 속도로 데이터를 전달할 수 있도록 설계되고 있으며 이러한 고속 동작의 신뢰성을 보장하기 위해서 그래픽 작업용 반도체 메모리 장치는 데이터 트레이닝을 스펙에 규정하고 있다.
본 발명은 고속으로 동작하는 반도체 메모리 장치에 있어 데이터의 고속 전달의 신뢰성을 높이기 위한 것으로, 반도체, 전자 장치 및 시스템 내에서 읽기 동작으로 인한 데이터 출력 시 명령에 대응되는 기설정된 데이터 패턴을 선택적으로 전달할 수 있도록 하는 데 그 특징이 있다.
본 발명은 읽기 트레이닝 명령의 디코딩으로 생성된 트레이닝 제어 신호에 대응하여 글로벌 입출력 라인을 통해 전달되는 데이터와 데이터 트레이닝 패턴 중 하나를 전달하기 위한 데이터 다중화부, 및 데이터 다중화부로부터 출력된 값을 래치하여 글로벌 입출력 라인에 인가하고 유지하기 위한 래치를 포함하는 반도체 메모리 장치를 제공한다.
또한, 본 발명은 읽기 트레이닝 명령의 디코딩으로 생성된 다수개의 트레이닝 제어 신호에 따라 다수개의 데이터 트레이닝 패턴 중 하나를 출력하기 위한 데이터 패턴 출력부, 및 다수개의 트레이닝 제어 신호에 대응하여 데이터 패턴 출력부에서 전달된 데이터 트레이닝 패턴과 글로벌 입출력 라인을 통해 전달되는 데이터 중 하나를 글로벌 입출력 라인으로 인가하고 유지하기 위한 읽기 출력 제어부를 포함하는 반도체 메모리 장치를 제공한다.
더 나아가, 본 발명은 읽기 명령에 대응하여 일정 액세스 시간 후 데이터를 출력하며, 읽기 트레이닝 명령을 디코딩하여 만든 트레이닝 제어 신호에 대응하여 액세스 시간만큼의 지연 없이 기 설정된 데이터 트레이닝 패턴을 출력하기 위한 반도체 메모리 장치, 및 읽기 명령을 지시하고 대응되는 데이터를 입력받아 처리하며, 반도체 메모리 장치로부터 전달되는 데이터의 지연 시간을 확인하기 위해 읽기 트레이닝 명령을 지시하고 데이터 트레이닝 패턴의 입력을 바탕으로 읽기 명령 지시 후 대응되는 데이터의 입력까지에 걸리는 시간을 인지한 후 동작 클록의 위상을 변화시키기 위한 데이터 처리 장치를 포함하는 시스템을 제공한다.
동작 속도가 빠른 반도체 메모리 장치에서 데이터 전달의 신뢰성을 높이기 위해 클록과 데이터에 대해 트레이닝을 적용한다. 데이터 트레이닝(Data Training)이란 반도체 메모리 장치와 프로세서가 데이터를 주고 받는 과정에서 채널의 상황에 맞춰 프로세서의 동작 클록을 조절하여 지연으로 인한 오차를 없애버리는 것으로, 특히 본 발명은 읽기 과정에서 메모리 제어부가 읽기 명령에 대응하여 트레이닝된 데이터 패턴을 외부로 출력하기 위한 글로벌 입출력 라인에 싣기 위한 다중화기가 포함된 반도체 메모리 장치를 제안한다.
본 발명은 간단한 다중화 회로를 이용하여 읽기 동작을 위한 데이터 패턴을 글로벌 입출력 라인에 인가할 수 있어 읽기 레벨링(read leveling)을 위한 회로 구성을 최소화하여 집적도를 향상시킬 수 있으며, 반도체 메모리 장치 내 적용 범위 가 넓어 설계 변경을 손 쉽게 할 수 있는 장점이 있다.
또한, 본 발명은 여러 환경 변수에 따라 달라질 수 있는 데이터 처리 장치와 반도체 메모리 장치 간 데이터 전달에 소요되는 지연을 정확하게 측정할 수 있고 그에 따라 동작 클록의 조정을 가능케 하여 고속으로 동작하는 시스템에서 안정적으로 데이터를 전달할 수 있도록 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 회로도이다.
도시된 바와 같이, 반도체 메모리 장치는 선택부(210) 및 래치(220)를 포함하는 데이터 다중화부(200)를 가지고 있다. 선택부(210)는 트레이닝 제어 신호(RTRAIN)에 대응하여 읽기 글로벌 입출력 라인(RGIO)을 통해 전달되는 데이터를 통과시키거나 데이터 트레이닝 패턴(RTRAIN CODE)을 통과시킨다. 인버터로 구성된 래치(220)는 선택부(210)로부터 출력된 값을 래치하는 기능을 가진다.
구체적으로, 선택부(210)는 트레이닝 제어 신호(RTRAIN)에 대응하여 읽기 글로벌 입출력 라인(RGIO)을 통해 전달되는 데이터를 통과시키기 위한 제 1 전송 게이트, 트레이닝 제어 신호(RTRAIN)에 대응하여 데이터 트레이닝 패턴(RTRAIN CODE) 을 통과시키기 위한 제 2 전송 게이트, 및 트레이닝 제어 신호(RTRAIN)를 반전하여 제 1 및 2 전송 게이트를 제어하기 위한 인버터로 구성되어 있다.
여기서, 트레이닝 제어 신호(RTRAIN)는 그래픽 처리 장치가 보낸 읽기 트레이닝 명령을 반도체 메모리 장치가 디코딩하여 생성된 제어신호이고, 데이터 트레이닝 패턴(RTRAIN CODE)의 1 비트는 글로벌 입출력 라인(GIO)의 1비트와 대응하여 연결되어 있다. 최상의 결과를 얻기 위해, 데이터 트레이닝 패턴(RTRAIN CODE)의 비트 수는 반도체 메모리 장치가 프리패치(pre-fetch)하는 비트 수와 동일하여야 한다.
읽기 동작의 경우, 그래픽 처리 장치(GPU)로 부터 읽기 명령이 들어오면 반도체 메모리 장치는 기 설정된 데이터 패턴을 데이터 관련 패드(DQ, DM, DQS, 및 /DQS)를 대신하여 데이터 출력 경로를 통해 내보낼 수 있도록 하여 그래픽 처리 장치가 읽기 경로의 타이밍을 계산하여 추가로 발생하는 지연을 보상할 수 있도록 한다. 즉, 데이터 패턴을 통해 반도체 메모리 장치와 그래픽 처리 장치 간 존재하는 지연 요소를 확인하고 그 시간을 측정할 수 있고 그 측정값에 따라 그래픽 처리 장치의 동작 클록을 조정할 수 있다. 반도체 메모리 장치가 읽기 명령에 대응하는 데이터의 출력에 소요되는 시간은 반도체 메모리 장치의 성능 및 스펙을 통해 이미 알고 있고 상황에 따라 변화할 수 있는 반도체 메모리 장치와 그래픽 처리 장치 간 지연 시간에 대해 보정이 가능하기 때문에, 반도체 메모리 장치와 그래픽 처리 장치가 고속으로 동작하여도 데이터 전달의 신뢰성이 확보된다.
본 발명에서는 간단한 데이터 다중화부(200)를 통해 전술한 데이터 패턴에 대응하는 데이터 트레이닝 패턴(RTRAIN CODE)을 글로벌 입출력 라인(GIO)에 인가한다. 본 발명의 일 실시예에 따른 반도체 메모리 장치는 기존의 반도체 메모리 장치의 설계 변경을 최소화하여 데이터 트레이닝 패턴(RTRAIN CODE)을 전달할 수 있도록 하였기 때문에 별도의 많은 공간을 차지하지 않을 뿐만 아니라 기존의 반도체 메모리 장치에 적용하기 용이하다.
도 3은 도 2에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 블록도이다.
도시된 바와 같이, 반도체 메모리 장치는 트레이닝 제어 신호(RTRAIN)가 논리 하이 레벨('H')이 되면 데이터 트레이닝 패턴(RTRAIN CODE)을 통과시켜 글로벌 입출력 라인(GIO)으로 전달하고, 반대로 트레이닝 제어 신호(RTRAIN)가 논리 로우 레벨('L')이 되면 글로벌 입출력 라인(RGIO)을 통해 전달되는 데이터를 통과시킨다.
도 4는 본 발명의 다른 실시예에 반도체 메모리 장치를 설명하기 위한 회로도이다.
도시된 바와 같이, 반도체 메모리 장치는 데이터 패턴 출력부(450)와 데이터 다중화부(400)을 포함한다. 데이터 패턴 출력부(450)는 2가지 이상의 데이터 트레이닝 패턴(RTRAIN CODE0, RTRAIN CODE1, ...)을 사용하는 경우에 필요한 것이다.
먼저 그래픽 처리 장치(GPU)의 읽기 트레이닝 명령을 디코딩하여 다수개의 트레이닝 제어 신호(RTRAIN0, RTRAIN1, ...) 중 하나를 활성화하면, 데이터 패턴 출력부(450)는 활성화된 트레이닝 제어 신호에 대응되는 데이터 트레이닝 패턴을 데이터 다중화부(400)로 전달한다. 데이터 다중화부(400)는 다수개의 트레이닝 제어 신호(RTRAIN0, RTRAIN1, ...) 중 활성화된 하나의 신호에 의해 데이터 패턴 출력부(450)에서 전달된 데이터 트레이닝 패턴을 글로벌 입출력 라인(GIO)으로 전달한다.
구체적으로, 데이터 패턴 출력부(450)는 각각의 트레이닝 제어 신호(RTRAIN0, RTRAIN1, ...)에 의해 대응되는 데이터 트레이닝 패턴(RTRAIN CODE0, RTRAIN CODE1, ...)의 전송 여부를 결정하기 위한 다수개의 전송부(470_0, 470_1, ...) 및 다수개의 전송부(470_0, 470_1, ...)의 출력을 래치하기 위한 제 1 래치(460)을 포함한다. 여기서, 각각의 전송부는 인버터와 전송 게이트를 구비한다.
데이터 다중화부(400)는 다수개의 트레이닝 제어 신호(RTRAIN0, RTRAIN1, ...)의 활성화 유무를 확인하기 위한 활성화 감지부(430), 활성화 감지부(430)의 출력에 대응하여 읽기 글로벌 입출력 라인(RGIO)을 통해 전달되는 데이터를 통과시키거나 데이터 트레이닝 패턴(RTRAIN CODE)을 통과시키기 위한 선택부(410), 및 선택부(410)로부터 출력된 값을 래치하기 위한 제 2 래치부(420)를 포함한다. 활성화 감지부(430)는 다수개의 트레이닝 제어 신호(RTRAIN0, RTRAIN1, ...)를 입력받는 부정 논리합(NOR) 게이트 및 부정 논리합 게이트의 출력을 반전하기 위한 인버터를 포함하며, 선택부(410)와 제 2 래치부(420)는 도 2에서 설명한 선택부(210) 및 래치(220)와 유사한 구조로 되어 있으므로 자세한 설명은 생략하기로 한다.
전술한 바와 같이, 본 발명에 따른 반도체 메모리 장치는 외부의 데이터 처 리 장치의 요구에 따라 데이터 트레이닝 패턴을 글로벌 입출력 라인에 인가할 수 있도록 하여 반도체 메모리 장치와 데이터 처리 장치 간 발생하는 지연 시간을 확인할 수 있어 고속으로 동작하는 시스템에 적용되는 반도체 메모리 장치와 데이터 처리 장치 간 데이터 전달에 신뢰성을 높여준다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 일반적인 반도체 메모리 장치의 읽기 동작을 설명하기 위한 타이밍도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 회로도이다.
도 3은 도 2에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 파형도이다.
도 4는 본 발명의 다른 실시예에 반도체 메모리 장치를 설명하기 위한 회로도이다.

Claims (19)

  1. 읽기 트레이닝 명령의 디코딩으로 생성된 트레이닝 제어 신호에 대응하여 글로벌 입출력 라인을 통해 전달되는 데이터와 데이터 트레이닝 패턴 중 하나를 선택적으로 전달하기 위한 데이터 다중화부; 및
    상기 데이터 다중화부로부터 출력된 값을 래치하여 상기 글로벌 입출력 라인에 인가하고 유지하기 위한 래치를 포함하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 데이터 다중화부는
    상기 트레이닝 제어 신호에 대응하여 상기 데이터를 통과시키기 위한 제 1 전송 게이트;
    상기 트레이닝 제어 신호에 대응하여 상기 데이터 트레이닝 패턴을 통과시키기 위한 제 2 전송 게이트; 및
    상기 트레이닝 제어 신호를 반전하여 상기 제 1 및 2 전송 게이트를 제어하기 위한 인버터를 포함하는 반도체 메모리 장치.
  3. 삭제
  4. 다수개의 트레이닝 제어 신호에 따라 다수개의 데이터 트레이닝 패턴 중 하나를 출력하기 위한 데이터 패턴 출력부; 및
    상기 다수개의 트레이닝 제어 신호에 대응하여 상기 데이터 패턴 출력부에서 전달된 데이터 트레이닝 패턴과 글로벌 입출력 라인을 통해 전달되는 데이터 중 하나를 글로벌 입출력 라인으로 인가하고 유지하기 위한 읽기 출력 제어부를 포함하는 반도체 메모리 장치.
  5. 제 4항에 있어서,
    상기 다수개의 트레이닝 제어 신호는 읽기 트레이닝 명령의 디코딩으로 생성된 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 4항에 있어서,
    상기 읽기 출력 제어부는
    상기 다수개의 트레이닝 제어 신호의 활성화 여부를 확인하기 위한 활성화 감지부;
    상기 활성화 감지부의 출력에 대응하여 상기 데이터와 상기 데이터 트레이닝 패턴 중 하나를 전달하기 위한 데이터 다중화부; 및
    상기 데이터 다중화부로부터 출력된 값을 래치하여 상기 글로벌 입출력 라인에 인가하고 유지하기 위한 래치를 포함하는 반도체 메모리 장치.
  7. 제 6항에 있어서,
    상기 활성화 감지부는
    상기 다수개의 트레이닝 제어 신호에 대해 부정 논리합 연산을 수행하기 위한 부정 논리합 게이트; 및
    상기 부정 논리합 게이트의 출력을 반전하기 위한 인버터를 포함하는 반도체 메모리 장치.
  8. 제 6항에 있어서,
    상기 데이터 다중화부는
    상기 활성화 감지부의 출력에 대응하여 상기 데이터를 통과시키기 위한 제 1 전송 게이트,;
    상기 활성화 감지부의 출력에 대응하여 상기 데이터 트레이닝 패턴을 통과시키기 위한 제 2 전송 게이트; 및
    상기 트레이닝 제어 신호를 반전하여 상기 제 1 및 2 전송 게이트를 제어하기 위한 인버터를 포함하는 반도체 메모리 장치.
  9. 제 4항에 있어서,
    상기 데이터 패턴 출력부는
    상기 다수개의 트레이닝 제어 신호의 각각에 대응되는 다수개의 데이터 트레이닝 패턴의 전송 여부를 결정하기 위한 다수개의 전송부; 및
    상기 다수개의 전송부의 출력을 래치하기 위한 래치를 포함하는 반도체 메모리 장치.
  10. 제 9항에 있어서,
    상기 전송부는
    입력되는 트레이닝 제어 신호에 대응하여 입력되는 데이터 트레이닝 패턴을 전달하기 위한 전송 게이트; 및
    상기 트레이닝 제어 신호를 반전하여 상기 전송 게이트를 제어하기 위한 인버터를 포함하는 반도체 메모리 장치.
  11. 읽기 명령에 대응하여 일정 액세스 시간 후 데이터를 출력하며, 읽기 트레이닝 명령을 디코딩하여 만든 트레이닝 제어 신호에 대응하여 상기 액세스 시간만큼의 지연 없이 기 설정된 데이터 트레이닝 패턴을 출력하기 위한 반도체 메모리 장치; 및
    상기 읽기 명령을 지시하고 대응되는 데이터를 입력받아 처리하며, 상기 반도체 메모리 장치로부터 전달되는 데이터의 지연 시간을 확인하기 위해 상기 읽기 트레이닝 명령을 지시하고 상기 데이터 트레이닝 패턴의 입력을 바탕으로 읽기 명령 지시 후 대응되는 데이터의 입력까지에 걸리는 시간을 인지한 후 동작 클록의 위상을 변화시키기 위한 데이터 처리 장치를 포함하는 시스템.
  12. 제 11항에 있어서,
    상기 반도체 메모리 장치는
    읽기 트레이닝 명령의 디코딩으로 생성된 트레이닝 제어 신호에 대응하여 글로벌 입출력 라인을 통해 전달되는 데이터와 데이터 트레이닝 패턴 중 하나를 전달하기 위한 데이터 다중화부; 및
    상기 데이터 다중화부로부터 출력된 값을 래치하여 상기 글로벌 입출력 라인에 인가하고 유지하기 위한 래치를 포함하는 시스템.
  13. 제 12항에 있어서,
    상기 데이터 다중화부는
    상기 트레이닝 제어 신호에 대응하여 상기 데이터를 통과시키기 위한 제 1 전송 게이트;
    상기 트레이닝 제어 신호에 대응하여 상기 데이터 트레이닝 패턴을 통과시키기 위한 제 2 전송 게이트; 및
    상기 트레이닝 제어 신호를 반전하여 상기 제 1 및 2 전송 게이트를 제어하기 위한 인버터를 포함하는 시스템.
  14. 제 11항에 있어서,
    상기 반도체 메모리 장치는
    읽기 트레이닝 명령의 디코딩으로 생성된 다수개의 트레이닝 제어 신호에 따라 다수개의 데이터 트레이닝 패턴 중 하나를 출력하기 위한 데이터 패턴 출력부; 및
    상기 다수개의 트레이닝 제어 신호에 대응하여 상기 데이터 패턴 출력부에서 전달된 데이터 트레이닝 패턴과 글로벌 입출력 라인을 통해 전달되는 데이터 중 하나를 글로벌 입출력 라인으로 인가하고 유지하기 위한 읽기 출력 제어부를 포함하는 시스템.
  15. 제 14항에 있어서,
    상기 읽기 출력 제어부는
    상기 다수개의 트레이닝 제어 신호의 활성화 여부를 확인하기 위한 활성화 감지부;
    상기 활성화 감지부의 출력에 대응하여 상기 데이터와 상기 데이터 트레이닝 패턴 중 하나를 전달하기 위한 데이터 다중화부; 및
    상기 데이터 다중화부로부터 출력된 값을 래치하여 상기 글로벌 입출력 라인에 인가하고 유지하기 위한 래치를 포함하는 시스템.
  16. 제 15항에 있어서,
    상기 활성화 감지부는
    상기 다수개의 트레이닝 제어 신호에 대해 부정 논리합 연산을 수행하기 위한 부정 논리합 게이트; 및
    상기 부정 논리합 게이트의 출력을 반전하기 위한 인버터를 포함하는 시스템.
  17. 제 15항에 있어서,
    상기 데이터 다중화부는
    상기 활성화 감지부의 출력에 대응하여 상기 데이터를 통과시키기 위한 제 1 전송 게이트,;
    상기 활성화 감지부의 출력에 대응하여 상기 데이터 트레이닝 패턴을 통과시키기 위한 제 2 전송 게이트; 및
    상기 트레이닝 제어 신호를 반전하여 상기 제 1 및 2 전송 게이트를 제어하기 위한 인버터를 포함하는 시스템.
  18. 제 14항에 있어서,
    상기 데이터 패턴 출력부는
    상기 다수개의 트레이닝 제어 신호의 각각에 대응되는 다수개의 데이터 트레이닝 패턴의 전송 여부를 결정하기 위한 다수개의 전송부; 및
    상기 다수개의 전송부의 출력을 래치하기 위한 래치를 포함하는 시스템.
  19. 제 18항에 있어서,
    상기 전송부는
    입력되는 트레이닝 제어 신호에 대응하여 입력되는 데이터 트레이닝 패턴을 전달하기 위한 전송 게이트; 및
    상기 트레이닝 제어 신호를 반전하여 상기 전송 게이트를 제어하기 위한 인버터를 포함하는 시스템.
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