KR20090023784A - 파이프 라인의 수를 조절할 수 있는 반도체 메모리 장치 - Google Patents

파이프 라인의 수를 조절할 수 있는 반도체 메모리 장치 Download PDF

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KR20090023784A
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Abstract

본 발명은 데이터 처리 장치가 요구하는 리드 트레이닝시 내부에 포함된 파이프 라인의 동작 개수를 조절하여 요구 조건에 맞추거나 과잉으로 인해 오류가 발생하는 것을 막아 동작의 신뢰성을 높일 수 있도록 한다. 이를 위해, 본 발명에 따른 반도체 메모리 장치는 읽기 트레이닝 명령에 대응하여 N(자연수)개의 파이프 라인 제어 신호 중 일부 혹은 전체를 순차적으로 활성화시켜 출력하기 위한 파이프 제어 신호 생성부 및 읽기 트레이닝 명령에 대응하여 N개의 파이프 라인 제어 신호 중 전체 혹은 일부를 선택하여 N개 혹은 그 이하의 파이프 라인 구동 신호를 출력하기 위한 다중화부를 포함한다. 따라서, 본 발명은 반도체 메모리 장치가 간단한 다중화 회로를 이용하여 파이프 라인 제어부를 동작시킴으로써 리드 트레이닝의 요구 조건을 맞추거나 과잉으로 인한 오류를 막아 동작의 신뢰성을 높이면서 노멀 동작에서는 다양한 카스 레이턴시를 지원할 수 있도록 한다.
데이터 송수신 장치, 반도체, 메모리 장치, 파이프 라인, 리드 트레이닝

Description

파이프 라인의 수를 조절할 수 있는 반도체 메모리 장치{SEMICONDUCTOR MEMORY APPARATUS FOR CONTROLLING THE NUMBER OF PIPELINES}
본 발명은 고속으로 동작할 수 있는 반도체 메모리 장치에 관한 것으로, 특히 다양한 카스 레이턴시(CAS Latency)를 보장하면서 리드 트레이닝(Read Training) 동작을 수행하기 위한 장치에 관한 것이다.
복수의 반도체 장치들로 구성된 시스템에서 반도체 메모리 장치는 데이터를 저장하기 위한 것이다. 데이터 처리 장치, 예를 들면, 중앙처리장치(CPU), 등에서 데이터를 요구하게 되면, 반도체 메모리 장치는 데이터를 요구하는 장치로부터 입력된 어드레스에 대응하는 데이터를 출력하거나, 그 어드레스에 대응하는 위치에 데이터 요구 장치로부터 제공되는 데이터를 저장한다.
반도체 장치들로 구성된 시스템의 동작속도가 빨라지고 반도체 집적회로에 관한 기술이 발달하면서, 반도체 메모리 장치는 보다 빠른 속도로 데이터를 출력하거나 저장하도록 요구받아 왔다. 반도체 메모리 장치가 보다 빠른 속도로 안전하게 동작하기 위해서는 반도체 메모리 장치 내 여러 회로들이 고속으로 동작할 수 있어야함은 물론 여러 회로들 간 신호 혹은 데이터를 빠른 속도로 전달할 수 있어야 한다.
실제로, 반도체 메모리 장치에는 단위셀에 저장된 데이터를 읽어내거나, 외부에서 입력되는 데이터를 단위셀에 전송하기 위한 여러 제어회로 및 이 데이터를 전달하기 위한 연결선 및 연결 장치를 통해 동작이 지연되고 있다. 또한, 반도체 메모리 장치가 출력한 데이터들이 시스템 내 데이터를 요구한 장치로 전달되는 데에도 지연이 발생한다. 고속으로 동작하는 시스템에서 신호 및 데이터 전달에 소요되는 지연은 시스템 성능을 저하하는 요소가 될 뿐만 아니라 동작의 안정성과 신뢰성을 낮춘다. 데이터가 전달된 경로에서 발생하는 지연은 주어진 동작 환경에 따라 변화될 가능성이 크며 이는 반도체 메모리 장치의 동작에 악영향을 미친다.
일반적으로, 외부 장치로부터 명령어가 입력된 후 반도체 메모리 장치가 단위셀의 데이터를 출력하는 동작(일반적으로 메모리동작에서의 Read동작)이 빠르면 빠를수록 동작 성능은 좋아지는 데, 특히 이미지와 같은 많은 양의 데이터를 빠르게 처리하는 그래픽 작업에 사용하기 위한 반도체 메모리 장치의 경우 데이터를 출력하는 데 소요되는 시간은 매우 중요한 성능 지표가 된다. 아울러, 반도체 메모리 장치로부터 출력된 데이터들이 각종 처리 장치에 정확히 전달되어야 시스템은 안정적으로 동작할 수 있다.
구체적으로, 그래픽 작업용 반도체 메모리 장치와 이미지 데이터를 전문적으로 처리하기 위한 그래픽 처리 장치(GRAPHIC PROCESS UNIT, GPU) 간 데이터를 주고 받는 과정을 살펴보면, 읽기 동작에서 그래픽 처리 장치의 요구에 따라 일반적인 디디알(DOUBLE DATA RATE, DDR) 반도체 메모리 장치는 요구에 대응하는 데이터를 메모리 클록의 상승 에지(rising edge) 및 하강 에지(falling edge)에 동기 시켜 출력한다. 또한, 그래픽 처리 장치는 그래픽 클록의 상승 에지 및 하강 에지 때의 입력된 데이터 값을 읽어들인다. 이때, 디디알 반도체 메모리 장치에서 출력된 데이터의 유효 윈도우 내에 그래픽 클록의 상승 및 하강 에지가 존재하여야 그래픽 처리 장치가 정확히 데이터를 전달받을 수 있다. 이는 곧, 반도체 메모리 장치와 그래픽 처리 장치가 서로 다른 클록 환경에서 동작함을 뜻한다.
시스템이 안정된 동작을 제공하기 위해, 반도체 메모리 장치나 반도체 메모리 장치를 포함하는 시스템은 반도체 메모리 장치와 그래픽 처리 장치 사이 발생하는 지연 시간을 미리 정하기도 한다. 이를 위해, 읽기 스트로브 신호(RDQS) 및 쓰기 스트로브 신호(WDQS)와 같은 별도의 클록이 사용되거나, 기준 클록을 기준으로 한 출력 액세스 시간(tAC) 및 데이터 스트로브 신호 출력 액세스 시간(tDQSCK) 혹은 데이터 스트로브 신호부터 데이터 출력까지의 시간(tDQSQ) 등의 반도체 메모리 장치의 스펙(Spec.)이 활용된다.
그러나, 이러한 반도체 메모리 장치의 스펙들은 반도체 메모리 장치와 그래픽 처리 장치 내부에 물리적으로 고정한 값으로써, 실제 구현된 시스템 내에서 환경이 변화하면 정상적인 데이터 전달을 보장하기 어려워진다. 특히, 고속으로 동작하는 시스템에서는 유효한 데이터의 윈도우는 점점 작아질 수밖에 없고 반도체 메모리 장치와 그래픽 처리 장치 사이의 채널에 존재하는 데이터가 증가함에 따라 안 정적으로 데이터를 전달하는 일은 쉽지 않아졌다.
이러한 어려움을 해결하기 위해 최근의 반도체 메모리 장치와 그래픽 처리 장치는 데이터 트레이닝(data training)을 통해 실제로 둘 사이의 데이터가 고속으로 전달되는 상황에 대응할 수 있도록 한다. 여기서, 데이터 트레이닝은 읽기와 쓰기의 동작을 위한 데이터를 안정적으로 전달하기 위해 제어 장치(Controller)와 반도체 메모리 장치 사이에 미리 약속된 데이터 패턴을 사용하여 데이터 사이의 스큐(skew)를 조절하는 기술을 말한다. 최근에 제안되고 있는 그래픽 작업용 반도체 메모리 장치는 4Gbps 이상의 속도로 데이터를 전달할 수 있도록 설계되고 있으며 이러한 고속 동작의 신뢰성을 보장하기 위해서 그래픽 작업용 반도체 메모리 장치는 읽기 동작에서의 리드 트레이닝(READ TRAINING)을 스펙에 규정하고 있다.
고속으로 데이터를 전달하는 데 있어 신뢰성을 확보하기 위한 리드 트레이닝은 데이터 처리 장치가 리드 트레이닝을 위한 로드 명령과 함께 데이터 패턴을 반도체 메모리 장치로 전달한 후 트레이닝 명령을 통해 데이터 패턴을 다시 전달받는 과정을 포함한다. 구체적으로 살펴보면, 데이터 처리 장치는 로드 명령과 함께 데이터 패턴을 반도체 메모리 장치의 어드레스 패드로 입력하면, 반도체 메모리 장치는 데이터 패턴을 단위셀에 저장하는 것이 아니라 파이프 라인에 임시 저장한다. 이후, 데이터 처리 장치가 트레이닝 명령을 반도체 메모리 장치에 보내면 반도체 메모리 장치는 파이프 라인에 임시 저장된 데이터를 데이터 패드를 통해 출력한다.
리드 트레이닝시, 데이터 처리 장치는 반도체 메모리 장치의 액세스 시간을 확인하기 위한 것이 아니므로 반도체 메모리 장치는 단위셀에 데이터 패턴을 저장 할 필요가 없고 대신 파이프 라인에 데이터 패턴에 임시 저장한다. 여기서, 파이프 라인은 단위셀로부터 출력되는 데이터를 임시로 저장하였다가 출력 제어 신호에 의해 일정한 시간에 맞춰 동시에 출력될 수 있도록 하는 것으로, 단위셀에서 출력되는 데이터 간 어드레스 액세스 타임(tAA)의 차이를 극복하거나 다양한 범위의 카스 레이턴시(CAS latency, CL)를 지원하여 동작의 신뢰성을 높이기 위해 사용된다.
여러 반도체 메모리 장치에 포함된 파이프 라인의 개수는 반도체 메모리 장치가 가지는 성능과 내부에서의 입출력 데이터의 송수신 방법의 차이로 인해 각각 다르다. 그러나, 데이터 처리 장치는 리드 트레이닝을 위해 이미 설정된 수만큼의 데이터 패턴과 명령을 반도체 메모리 장치로 송부하고 만약 반도체 메모리 장치 내 포함된 파이프 라인의 수가 데이터 처리 장치로부터 인가되는 데이터 패턴과 명령의 수보다 작을 경우 과잉(overflow)으로 인한 문제가 발생하여 예상치 못한 리드 트레이닝의 결과가 발생한다.
본 발명은 고속으로 동작하는 반도체 메모리 장치에 있어 데이터 처리 장치가 요구하는 리드 트레이닝시 내부에 포함된 파이프 라인의 동작 개수를 조절하여 요구 조건에 맞추거나 과잉으로 인해 오류가 발생하는 것을 막아 리드 트레이닝을 가능케하여 동작의 신뢰성을 높일 수 있도록 하는데 그 특징이 있다.
본 발명은 읽기 트레이닝 명령에 대응하여 N(자연수)개의 파이프 라인 제어 신호 중 일부 혹은 전체를 순차적으로 활성화시켜 출력하기 위한 파이프 제어 신호 생성부 및 읽기 트레이닝 명령에 대응하여 N개의 파이프 라인 제어 신호 중 전체 혹은 일부를 선택하여 N개 혹은 그 이하의 파이프 라인 구동 신호를 출력하기 위한 다중화부를 포함하는 반도체 메모리 장치를 제공한다.
또한, 본 발명은 테스트 신호에 대응하여 N(자연수)개의 파이프 라인 제어 신호 중 일부 혹은 전체를 순차적으로 활성화시켜 출력하기 위한 파이프 제어 신호 생성부 및 테스트 신호에 대응하여 N개의 파이프 라인 제어 신호 중 전체 혹은 일부를 선택하여 N개 혹은 그 이하의 파이프 라인 구동 신호를 출력하기 위한 다중화부를 포함하는 반도체 메모리 장치를 제공한다.
동작 속도가 빠른 반도체 메모리 장치에서 데이터 전달의 신뢰성을 높이기 위해 클록과 데이터에 대해 적용하는 데이터 트레이닝(Data Training)을 수행하는 데 있어서, 반도체 메모리 장치의 내부 구조의 차이로 인해 데이터 처리 장치의 요구 조건에 따라 행하지 못할 경우가 발생할 수 있다. 특히, 본 발명은 리드 트레이닝시 파이프 라인 구조의 일부를 사용하지 못하게 조정하는 것으로, 파이프 라인 제어 신호를 생성할 때 리드 트레이닝 신호에 대응하여 일부의 파이프 라인 제어 신호를 비활성화한다.
본 발명은 간단한 다중화 회로를 이용하여 파이프 라인 제어부를 동작시킴으로써 리드 트레이닝의 요구 조건을 맞추거나 과잉으로 인한 오류를 막아 동작의 신뢰성을 높이면서 노멀 동작에서는 다양한 카스 레이턴시를 지원할 수 있는 반도체 메모리 장치를 제공하는 장점이 있다.
또한, 본 발명은 리드 트레이닝뿐만 아니라 내부에 포함된 복수의 파이프 라인 중 일부를 선택하여 동작시킬 수 있도록 하여 여러 환경 변수에 따른 테스트시테스트의 효율을 높이고, 일반 동작시에는 전력 소모를 줄일 수 있는 장치를 제공할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 리드 트레이닝을 수행하는 반도체 메모리 장치의 파이프 라인 제어부를 설명하기 위한 회로도이다.
도시된 바와 같이, 반도체 메모리 장치는 파이프 라인을 제어하기 위한 파이프 제어 신호 생성하기 위해 다수개의 플립플랍(120, 140, 160, 180)을 포함하고 있다. 여기서는, 반도체 메모리 장치가 3개의 파이프 라인을 포함하고 있다고 가정하고 설명한다.
외부에서 신호가 입력되면, 이를 가리키는 핀신호(PIN)를 3개의 파이프 라인에 맞추어 파이프 라인 제어 신호(P<0:2>)로 분리한다. 즉, 외부에서 들어오는 3개의 신호가 3개의 파이프 라인에 분배되어 입력된다. 여기서 파이프 라인 제어 신호(P<0:2>)는 핀신호(PIN)를 클록입력단으로 입력받는 4개의 플립플랍(120, 140, 160, 180)을 통해 생성된다. 먼저, 리셋 신호(RST)가 4개의 플립플랍(120, 140, 160, 180)으로 입력되면, 제 1, 2, 4 플립 플랍(120, 140, 180)은 출력단(R)으로 논리 하이 레벨을 출력시키고 제 3 플립 플랍(160)은 출력단(R)으로 논리 로우 레벨이 출력되게 한다. 이후, 핀신호(PIN)가 입력될 때마다 제 3 플립 플랍(160)의 출력이 순차적으로 전달되고 이에 따라 파이프 라인 제어 신호(P<0:2>)는 순차적으로 활성화된다.
이러한 방법으로 반도체 메모리 장치는 연속해서 입력되는 신호 혹은 데이터를 3개의 파이프 라인에 분배시킬 수 있으며, 반도체 메모리 장치가 포함하고 있는 파이프 라인의 수에 따라 플립 플랍의 수를 변경하여 제어할 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 파이프 라인 제어부를 설명하기 위한 회로도이다.
도시된 바와 같이, 반도체 메모리 장치는 읽기 트레이닝 명령에 대응하여 N개의 파이프 라인 제어 신호 중 일부 혹은 전체를 순차적으로 활성화시켜 출력하는 파이프 제어 신호 생성부(200) 및 읽기 트레이닝 명령에 대응하여 N개의 파이프 라인 제어 신호 중 전체 혹은 일부를 선택하여 N개 혹은 그 이하의 파이프 라인 구동 신호를 출력하는 다중화부(300)를 포함한다. 여기서, N은 2 이상의 자연수이다. 이하에서는 반도체 메모리 장치가 3개의 파이프 라인을 가지는데 데이터 처리 장치가 리드 트레이닝시 두 개의 파이프 라인을 동작시키길 원하는 경우를 들어 설명한다. 또한, 리드 트레이닝시가 아니라면 반도체 메모리 장치는 다양한 카스 레이턴시 및 시스템의 동작 옵션에 맞추기 위해 파이프 라인을 세 개를 사용할 수 있도록 한다.
구체적으로 살펴보면, 파이프 제어 신호 생성부(200)는 제 1 파이프 라인 구동 신호(P<0>)를 생성하기 위한 제 1 플립플랍(220), 제 1 플립플랍(220)의 출력을 입력받아 제 2 파이프 라인 제어 신호(P<1>)를 생성하기 위한 제 2 플립플랍(240),읽기 트레이닝 명령(RD_TRAIN)에 대응하여 제 1 및 제 2 플립플랍(220, 240)의 출력(A, B) 중 하나를 선택하기 위한 제 1 멀티플렉서(250), 제 1 멀티플렉서(250)의 출력을 입력받아 상기 제 1 플립플랍(220)으로 피드백하기 위한 제 3 플립플랍(260), 및 제 1 멀티플렉서(250)의 출력을 입력받아 제 3 파이프 라인 제어 신호(P<2>)를 생성하기 위한 제 4 플립플랍(280)을 포함한다. 여기서, 제 1 ~ 제 4 플립플랍(220, 240, 260, 280)은 핀신호(PIN)를 클록입력단으로 입력받아 핀신호에 대응하여 상기 제 1 ~ 제 3 파이프 라인 제어 신호(P<0:2>)를 순차적으로 활성화한다.
또한, 다중화부(300)는 리드 트레이닝 명령(RD_TRAIN)에 대응하여 상기 제 1 파이프 라인 제어 신호(P<1>) 및 제 3 파이프 라인 제어 신호(P<2>) 중 하나를 선택하여 제 2 파이프 라인 구동 신호(P<1>_NEW)로서 출력하기 위한 제 2 멀티플렉서(320), 및 리드 트레이닝 명령(RD_TRAIN)에 대응하여 상기 제 3 파이프 라인 제어 신호(P<2>)를 비활성화하여 제 2 파이프 라인 구동 신호(P<2>_NEW)로서 출력하기 위한 제 3 멀티 플렉서(340)를 포함한다.
리드 트레이닝시 동작하는 파이프 라인의 수를 조절하기 위한 동작을 살펴보면, 리드 트레이닝 명령(RD_TRAIN)이 활성화되면 제 1 멀티플렉서(250)는 제 1 및 제 2 플립플랍(220, 240)의 출력(A, B) 중 제 1 플립플랍(220)의 출력(A)를 선택하여 제 3 플립플랍(260)으로 전달한다. 만약 리드 트레이닝 명령(RD_TRAIN)이 비활성화되면 제 1 멀티플렉서(250)는 제 2 플립플랍(240)의 출력(B)을 선택하여 제 3 플립플랍(260)으로 전달한다. 이러한 과정을 통해, 리드 트레이닝 명령(RD_TRAIN)의 활성화 여부에 따라 파이프 제어 신호 생성부(200)내 페루프(close-loop)가 두 개의 플립플랍(220, 260)으로 구성되는지 세 개의 플립플랍(220, 240, 260)으로 구성되는지가 달라진다. 결국, 리드 트레이닝 명령(RD_TRAIN)이 활성화되면 제 2 파이프 라인 제어 신호(P<1>)와 제 3 파이프 라인 제어 신호(P<2>)가 같은 값을 가지게 된다.
제 2 파이프 라인 제어 신호(P<1>)와 제 3 파이프 라인 제어 신호(P<2>)는 다중화부(300)로 입력되어, 리드 트레이닝 명령(RD_TRAIN)이 활성화 상태이면 제 2 멀티플렉서(320)에 의해 제 3 파이프 라인 제어 신호(P<2>)가 제 2 파이프 라인 구동 신호(P<2>)로서 출력된다. 이때, 제 3 멀티플렉서(340)는 제 3 파이프 라인 제어 신호(P<2>) 대신 접지 전압(VSS)을 제 3 파이프 라인 구동 신호(P<2>_NEW)로서 출력하여 비활성화시킨다. 결과적으로, 리드 트레이닝 명령(RD_TRAIN)이 활성화되면 제 1 및 제 2 파이프 라인 구동 신호(P<0>, P<1>_NEW)만이 순차적으로 활성화되고 반도체 메모리 장치는 데이터 처리 장치가 리드 트레이닝시 두 개의 파이프 라인만을 활성화할 수 있다.
반대로 리드 트레이닝 명령(RD_TRAIN)이 비활성화되면, 파이프 제어 신호 생성부(200)에서 출력되는 제 1 파이프 라인 구동 신호(P<0>) 및 제 2 ~ 3 파이프 라인 제어 신호(P<1:2>)가 순차적으로 활성화되어 출력된다. 또한 다중화부(300) 내 제 2 멀티플렉서(320)는 제 2 파이프 라인 제어 신호(P<1>)를 제 2 파이프 라인 구동 신호(P<1>_NEW)로서 출력하고, 제 3 멀티플렉서(340)는 제 3 파이프 라인 제어 신호(P<2>)를 제 3 파이프 라인 구동 신호(P<2>_NEW)로서 출력한다. 따라서, 리드 트레이닝 명령(RD_TRAIN)이 비활성화되면, 제 1 ~ 제 3 파이프 라인 구동 신호(P<0>, P<1>_NEW, P<2>_NEW) 모두가 순차적으로 활성화되어 반도체 메모리 장치는 세 개의 파이프 라인을 모두 사용할 수 있게 된다. 즉, 리드 트레이닝 명령(RD_TRAIN)이 비활성화되면 반도체 메모리 장치는 N개 파이프 라인을 제어하기 위한 N개의 파이프 라인 구동 신호 모두를 순차적으로 활성화하여 출력한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 리드 트레이닝을 수행하는 반도체 메모리 장치의 파이프 라인 제어부를 설명하기 위한 회로도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 파이프 라인 제어부를 설명하기 위한 회로도이다.

Claims (10)

  1. 읽기 트레이닝 명령에 대응하여 N(자연수)개의 파이프 라인 제어 신호 중 일부 혹은 전체를 순차적으로 활성화시켜 출력하기 위한 파이프 제어 신호 생성부; 및
    상기 읽기 트레이닝 명령에 대응하여 상기 N개의 파이프 라인 제어 신호 중 전체 혹은 일부를 선택하여 N개 혹은 그 이하의 파이프 라인 구동 신호를 출력하기 위한 다중화부를 포함하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 파이프 제어 신호 생성부는
    제 1 파이프 라인 구동 신호를 생성하여 출력하기 위한 제 1 플립플랍;
    상기 제 1 플립플랍의 출력을 입력받아 제 2 파이프 라인 제어 신호를 생성하기 위한 제 2 플립플랍;
    상기 읽기 트레이닝 명령에 대응하여 상기 제 1 및 제 2 플립플랍의 출력 중 하나를 선택하기 위한 제 1 멀티플렉서;
    상기 제 1 멀티플렉서의 출력을 입력받아 상기 제 1 플립플랍으로 피드백하기 위한 제 3 플립플랍; 및
    상기 제 1 멀티플렉서의 출력을 입력받아 제 3 파이프 라인 제어 신호를 생 성하기 위한 제 4 플립플랍을 포함하는 반도체 메모리 장치.
  3. 제 2항에 있어서,
    상기 제 1 ~ 제 4 플립플랍은 핀(pin)신호를 클록입력단으로 입력받아 상기 핀신호에 대응하여 입력 신호를 순차적으로 출력할 수 있는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 2항에 있어서,
    상기 다중화부는
    상기 리드 트레이닝 명령에 대응하여 상기 제 2 파이프 라인 제어 신호 및 제 3 파이프 라인 제어 신호 중 하나를 선택하여 제 2 파이프 라인 구동 신호로서 출력하기 위한 제 2 멀티 플렉서; 및
    상기 리드 트레이닝 명령에 대응하여 상기 제 3 파이프 라인 제어 신호를 비활성화하여 제 3 파이프 라인 구동 신호로서 출력하기 위한 제 3 멀티 플렉서를 포함하는 반도체 메모리 장치.
  5. 제 1항에 있어서,
    상기 리드 트레이닝 명령이 비활성화되면 N개의 파이프 라인을 제어하기 위한 상기 N개의 파이프 라인 구동 신호 모두를 순차적으로 활성화하여 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 테스트 신호에 대응하여 N(자연수)개의 파이프 라인 제어 신호 중 일부 혹은 전체를 순차적으로 활성화시켜 출력하기 위한 파이프 제어 신호 생성부; 및
    상기 테스트 신호에 대응하여 상기 N개의 파이프 라인 제어 신호 중 전체 혹은 일부를 선택하여 N개 혹은 그 이하의 파이프 라인 구동 신호를 출력하기 위한 다중화부를 포함하는 반도체 메모리 장치.
  7. 제 6항에 있어서,
    상기 파이프 제어 신호 생성부는
    제 1 파이프 라인 구동 신호를 생성하여 출력하기 위한 제 1 플립플랍;
    상기 제 1 플립플랍의 출력을 입력받아 제 2 파이프 라인 제어 신호를 생성하기 위한 제 2 플립플랍;
    상기 테스트 신호에 대응하여 상기 제 1 및 제 2 플립플랍의 출력 중 하나를 선택하기 위한 제 1 멀티플렉서;
    상기 제 1 멀티플렉서의 출력을 입력받아 상기 제 1 플립플랍으로 피드백하 기 위한 제 3 플립플랍; 및
    상기 제 1 멀티플렉서의 출력을 입력받아 제 3 파이프 라인 제어 신호를 생성하기 위한 제 3 플립플랍을 포함하는 반도체 메모리 장치.
  8. 제 7항에 있어서,
    상기 제 1 ~ 제 4 플립플랍은 핀(pin)신호를 클록입력단으로 입력받아 상기 핀신호에 대응하여 입력 신호를 순차적으로 출력할 수 있는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 6항에 있어서,
    상기 다중화부는
    상기 테스트 신호에 대응하여 상기 제 2 파이프 라인 제어 신호 및 제 3 파이프 라인 제어 신호 중 하나를 선택하여 제 2 파이프 라인 구동 신호로서 출력하기 위한 제 2 멀티 플렉서; 및
    상기 테스트 신호에 대응하여 상기 제 3 파이프 라인 제어 신호를 비활성화하여 제 3 파이프 라인 구동 신호로서 출력하기 위한 제 3 멀티 플렉서를 포함하는 반도체 메모리 장치.
  10. 제 6항에 있어서,
    상기 테스트 신호가 비활성화되면 N개의 파이프 라인을 제어하기 위한 상기 N개의 파이프 라인 구동 신호 모두를 순차적으로 활성화하여 출력하는 것을 특징으로 하는 반도체 메모리 장치.
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* Cited by examiner, † Cited by third party
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