CN102928766B - 一种在芯片高速测试中配置参数的方法 - Google Patents

Abstract

本发明提供一种在芯片高速测试中配置参数的装置，包括复数个芯片内部工作电路，各芯片内部工作电路的输入端均对应连接有一分频电路；各分频电路的输入端均对应连接有一分频电路配置寄存器，各分频电路配置寄存器之间相互连接；PLL配置寄存器与各分频电路配置寄存器中的首部的分频电路配置寄存器连接；PLL锁相环电路与PLL配置寄存器连接；时钟输入引脚分别与PLL配置寄存器、各分频电路配置寄存器相连接；扫描数据流输入引脚与PLL配置寄存器连接；扫描开关引脚分别与PLL配置寄存器、各分频电路配置寄存器相连接。本发明还提供了一种在芯片高速测试中配置参数的方法，本发明不需要建立多个芯片内部测试档位电路,节省电路成本。

Description

一种在芯片高速测试中配置参数的方法

【技术领域】

本发明涉及芯片设计技术领域，尤其涉及一种在芯片高速测试中配置参数的装置及其方法。

【背景技术】

集成电路制造技术的发展，带来了越来越小的工艺尺寸的电路，与此同时也带来了更多的和速度相关的故障。这些故障可以是由于工艺的偏差、不纯净的材料以及各种灰尘导致的。对于目前越来越多的高速芯片而言，即使一个很小的延迟故障也会影响芯片的正常工作时钟频率，通常的由测试机提供慢速时钟的测试方法无法覆盖由于高速而带来的故障，由于这些原因，at-speed高速芯片测试对于高速大规模集成电路变得至关重要。

at-speed(全速度)测试已经证明是一种测试与时序(timing)相关故障的有效方法,测试工作的大概原理是:在测试状态下，先使芯片内部时钟频率工作于期望的高速频率下,然后对芯片内部的电路进行扫描,根据扫描结果是否正确来判断芯片是否能够工作于该高速频率下。但是由于芯片的at-speed高速测试的筛选频率和市场需求高度相关,在芯片的设计阶段很难预估准确到市场需求,因此通常传统的做法是在设计时在芯片内部预设多种频率档位配置,根据芯片投放市场后最终的市场需求来选取一个最接近的档位来进行测试筛选。这样做由于最终测试只会用到其中1种或者2种档位,大部分的预设档位就没有作用,这样会造成电路的浪费,而且预设的档位很难精确匹配市场需求,通常只能找一个最接近的档位进行测试。如果能够找到一种方法,不需要设计预设档位电路,而是通过直接将需要的精确频率在测试前直接扫描进入芯片,这样不仅节省了大量的预设配置档位电路,而且能够精确达到期望的测试筛选频率。

【发明内容】

本发明要解决的技术问题之一，在于提供一种在芯片高速测试中配置参数的装置；本发明不需要建立多个芯片内部测试档位电路,节省电路成本。

本发明的技术问题之一是这样实现的：一种在芯片高速测试中配置参数的装置，包括：

复数个待测的芯片内部工作电路，所述各芯片内部工作电路为工作于不同频率的工作电路，是要测试的目标电路；所述各芯片内部工作电路的输入端均对应连接有一分频电路；所述各分频电路的输入端均对应连接有一分频电路配置寄存器，所述各分频电路配置寄存器之间相互连接；

PLL配置寄存器，与所述各分频电路配置寄存器中的首部的分频电路配置寄存器连接；

PLL锁相环电路，与所述PLL配置寄存器连接，且将输入的时钟频率进行锁定后，给所述各分频电路供给锁定后的时钟频率；

扫描时钟输入引脚，分别与所述PLL配置寄存器、各分频电路配置寄存器相连接，给所述分频电路配置寄存器和PLL配置寄存器输入时钟频率；

扫描数据流输入引脚，与所述PLL配置寄存器连接，给PLL配置寄存器输入扫描数据；

以及扫描开关引脚，分别与所述PLL配置寄存器、各分频电路配置寄存器相连接，用于控制是否开始对各芯片内部工作电路进行测试。

本发明要解决的技术问题之二，在于提供一种在芯片高速测试中配置参数的方法；本发明不需要建立多个芯片内部测试档位电路,节省电路成本；可以精确达到期望的测试时钟频率。

本发明的技术问题之二是这样实现的：一种在芯片高速测试中配置参数的方法，包括如下步骤：

步骤1、将芯片的各个芯片内部工作电路的输入端均对应连接一分频电路，在各分频电路的输入端均对应连接一分频电路配置寄存器，且将各分频电路配置寄存器之间进行相互连接；

步骤2、在各分频电路配置寄存器中的头部第一个分频电路配置寄存器上连接一PLL配置寄存器，并在PLL配置寄存器下设置一PLL锁相环电路；

步骤3、根据各个芯片内部工作电路所最终期望的工作时钟频率，得到各分频电路需要被分频到的期望的工作时钟频率值对应的配置数据以及PLL锁相环电路将输入的初始时钟频率锁定后输出多少时钟频率值的PLL配置数据，并将各分频电路对应的配置数据存储到对应的分频电路配置寄存器上，将PLL配置数据存储到PLL配置寄存器；

步骤4、PLL配置寄存器和各分频电路配置寄存器串联形成一扫描链，并在该扫描链中将各分频电路对应的配置数据和PLL配置数据进行排列；

步骤5、计算扫描链中寄存器的数量；

步骤6、进行测试芯片时，在芯片的扫描时钟输入引脚输入时钟频率，在扫描数据流输入引脚输入扫描数据流，并通过芯片的扫描开关引脚控制是否开启对各芯片内部工作电路的测试；所述扫描开关引脚打开的时间长度＝扫描链中寄存器的数量*扫描时钟频率的周期，达到该时间长度后，扫描开关引脚自动进入关闭状态。

本发明具有如下优点：

本发明对各分频电路进行配置一配置数据，该配置数据是根据各个芯片内部工作电路所最终期望的工作时钟频率，得到各分频电路需要被分频到的期望的工作时钟频率值；并对PLL锁相环电路也进行配置一PLL配置数据，该PLL配置数据为PLL锁相环电路将输入的初始时钟频率锁定后输出多少时钟频率值；然后将各配置数据存储到对应的配置寄存器中，并将PLL配置寄存器和各分频电路配置寄存器串联形成一扫描链，并在该扫描链中将各分频电路对应的配置数据和PLL配置数据进行排列；这样芯片进行测试时，各芯片内部工作电路就会工作在期望的工作时钟频率下。本发明实现了1.不需要建立多个芯片内部测试档位电路,节省电路成本；2.可以精确达到期望的测试时钟频率；3.电路单元消耗少,方便使用。

【附图说明】

图1为本发明的结构示意图。

【具体实施方式】

请参阅图1所示，一种在芯片高速测试中配置参数的装置，包括：

复数个待测的芯片内部工作电路(如图1中，芯片内部工作电路1、芯片内部工作电路2……芯片内部工作电路n)，所述各芯片内部工作电路为工作于不同频率的工作电路，是要测试的目标电路；所述各芯片内部工作电路的输入端均对应连接有一分频电路(如图1中，分频电路1、分频电路2……分频电路n)；所述各分频电路的输入端均对应连接有一分频电路配置寄存器(如图1中，分频电路配置寄存器1、分频电路配置寄存器2……分频电路配置寄存器n)，所述各分频电路配置寄存器之间相互连接；

PLL配置寄存器，与所述各分频电路配置寄存器中的首部的分频电路配置寄存器(即分频电路配置寄存器中头部的第一个分频电路配置寄存器)连接；

PLL锁相环电路，与所述PLL配置寄存器连接，且将输入的时钟频率进行锁定后，给所述各分频电路供给锁定后的时钟频率；

扫描时钟输入引脚，分别与所述PLL配置寄存器、各分频电路配置寄存器相连接，给所述分频电路配置寄存器和PLL配置寄存器输入时钟频率；

扫描数据流输入引脚，与所述PLL配置寄存器连接，给PLL配置寄存器输入扫描数据；

以及扫描开关引脚，分别与所述PLL配置寄存器、各分频电路配置寄存器相连接，用于控制是否开始对各芯片内部工作电路进行测试。

其中，所述PLL配置寄存器存储有PLL锁相环电路将扫描时钟输入引脚输入的时钟频率锁定后输出多少时钟频率值的PLL配置数据，各分频电路配置寄存器存储有对应的分频电路需要被分频到的期望的工作时钟频率值的配置数据。

所述PLL配置寄存器和各分频电路配置寄存器被串联形成一扫描链，在所述扫描开关引脚为开启状态时，能随着扫描时钟频率从左至右对扫描数据进行平移，且每个时钟频率周期扫描数据平移一个比特。

本发明的一种在芯片高速测试中配置参数的方法，包括如下步骤：

步骤1、将芯片的各个芯片内部工作电路的输入端均对应连接一分频电路，在各分频电路的输入端均对应连接一分频电路配置寄存器，且将各分频电路配置寄存器之间进行相互连接；

步骤2、在各分频电路配置寄存器中的头部第一个分频电路配置寄存器上连接一PLL配置寄存器，并在PLL配置寄存器下设置一PLL锁相环电路；

步骤3、根据各个芯片内部工作电路所最终期望的工作时钟频率，得到各分频电路需要被分频到的期望的工作时钟频率值对应的配置数据以及PLL锁相环电路将输入的初始时钟频率锁定后输出多少时钟频率值的PLL配置数据，并将各分频电路对应的配置数据存储到对应的分频电路配置寄存器上，将PLL配置数据存储到PLL配置寄存器；比如:此时芯片的芯片内部工作电路有2个分别为工作电路1和工作电路2；则最终需要的筛除频率标准为,工作电路1期望的工作时钟频率为600MHz,工作电路2期望的工作时钟频率为200MHz,则可以将PLL配置数据中配置为PLL锁相环电路输出1200MHz,分频电路1的配置数据为分频电路1分为2分频,分频电路2的配置数据为分频电路2分为3分频,这样就可以使芯片在测试状态时,工作电路1收到的工作时钟频率为600MHz,工作电路2收到的工作时钟频率为200MHz。

步骤4、PLL配置寄存器和各分频电路配置寄存器串联形成一扫描链，并在该扫描链中将各分频电路对应的配置数据和PLL配置数据进行排列；

步骤5、计算扫描链中寄存器的数量；

步骤6、进行测试芯片时，在芯片的扫描时钟输入引脚输入时钟频率，在扫描数据流输入引脚输入扫描数据流，并通过芯片的扫描开关引脚控制是否开启对各芯片内部工作电路的测试；所述扫描开关引脚打开的时间长度＝扫描链中寄存器的数量*扫描时钟频率的周期，达到该时间长度后，扫描开关引脚自动进入关闭状态；具体为：

步骤61、进行测试芯片时，将扫描数据流存储到测试机台中,将芯片连接于测试机台上；

步骤62、在芯片的扫描时钟输入引脚输入时钟频率；

步骤63、开启扫描开关引脚的开关,同时开始将扫描数据流灌入扫描数据流输入引脚,各个配置数据(即包括各分频电路对应的配置数据和PLL配置数据)随着扫描数据流开始在寄存器的扫描链中按照每个扫描时钟频率的周期中一个比特的速度在扫描链中平移；

步骤64、在到达所述扫描开关引脚打开的时间长度(比如扫描链长度300,扫描时钟频率周期40纳秒,则扫描开关引脚打开的时间长度为300x40＝12000ns)后,扫描开关引脚自动进入关闭状态；

步骤65、此时所有各配置数据已经完全进入各分频电路和PLL锁相环电路的位置,重启芯片的扫描时钟输入引脚的时钟电路后,各芯片内部工作电路就会工作在期望的工作时钟频率下；之后只需进行普通的高速测试流程即可完成芯片的高速测试。

其中，所述在扫描链中将各分频电路对应的配置数据和PLL配置数据进行排列的方式为：将最后一个分频电路对应的配置数据、倒数第二个分频电路对应的配置数据、直至头部第一个分频电路对应的配置数据从扫描链的头到尾依次进行排列，并将PLL配置数据排在头部第一个分频电路对应的配置数据的后面。比如，图1中,分频电路n的配置寄存器处于扫描链的末端,所以扫描链中各配置数据的排列为分频电路n的配置数据….分频电路2的配置数据、分频电路1的配置数据，最后为PLL配置数据，接下来是扫描数据流的数据。

总之，本发明实现了1.不需要建立多个芯片内部测试档位电路,节省电路成本；2.可以精确达到期望的测试时钟频率；3.电路单元消耗少,方便使用。

以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (3)

1.一种在芯片高速测试中配置参数的方法，其特征在于，包括如下步骤：

步骤1、将芯片的各个芯片内部工作电路的输入端均对应连接一分频电路，在各分频电路的输入端均对应连接一分频电路配置寄存器，且将各分频电路配置寄存器之间进行相互连接；

步骤2、在各分频电路配置寄存器中的头部第一个分频电路配置寄存器上连接一PLL配置寄存器，并在PLL配置寄存器下设置一PLL锁相环电路；

步骤3、根据各个芯片内部工作电路所最终期望的工作时钟频率，得到各分频电路需要被分频到的期望的工作时钟频率值对应的配置数据以及PLL锁相环电路将输入的初始时钟频率锁定后输出多少时钟频率值的PLL配置数据，并将各分频电路对应的配置数据存储到对应的分频电路配置寄存器上，将PLL配置数据存储到PLL配置寄存器；

步骤4、PLL配置寄存器和各分频电路配置寄存器串联形成一扫描链，并在该扫描链中将各分频电路对应的配置数据和PLL配置数据进行排列；

步骤5、计算扫描链中寄存器的数量；

步骤6、进行测试芯片时，在芯片的扫描时钟输入引脚输入时钟频率，在扫描数据流输入引脚输入扫描数据流，并通过芯片的扫描开关引脚控制是否开启对各芯片内部工作电路的测试；所述扫描开关引脚打开的时间长度＝扫描链中寄存器的数量*扫描时钟频率的周期，达到该时间长度后，扫描开关引脚自动进入关闭状态。

2.根据权利要求1所述的一种在芯片高速测试中配置参数的方法，其特征在于：所述在扫描链中将各分频电路对应的配置数据和PLL配置数据进行排列的方式为：将最后一个分频电路对应的配置数据、倒数第二个分频电路对应的配置数据、直至头部第一个分频电路对应的配置数据从扫描链的头到尾依次进行排列，并将PLL配置数据排在头部第一个分频电路对应的配置数据的后面。

3.根据权利要求1所述的一种在芯片高速测试中配置参数的方法，其特征在于：所述步骤6具体为：

步骤61、进行测试芯片时，将扫描数据流存储到测试机台中,将芯片连接于测试机台上；

步骤62、在芯片的扫描时钟输入引脚输入时钟频率；

步骤63、开启扫描开关引脚的开关,同时开始将扫描数据流灌入扫描数据流输入引脚,各个配置数据随着扫描数据流开始在寄存器的扫描链中按照每个扫描时钟频率的周期中一个比特的速度在扫描链中平移；

步骤64、在到达所述扫描开关引脚打开的时间长度后,扫描开关引脚自动进入关闭状态；

步骤65、此时所有各配置数据已经完全进入各分频电路和PLL锁相环电路的位置,重启芯片的扫描时钟输入引脚的时钟电路后,各芯片内部工作电路就会工作在期望的工作时钟频率下。