CN105824351B - Cpu的可测试性时钟电路及其测试方法 - Google Patents
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Abstract
本发明提供一种CPU的可测试性时钟电路，包括自动扫描控制单元、bist测试档位频率产生单元、scan测试档位频率产生单元、efuse存储单元、四分频电路、L1_cache测试选择单元、bist测试选择单元、scan测试选择单元、OCC电路、自动比对单元、期望pattern单元以及结果分析单元；所述自动扫描控制单元分别连接所述bist测试档位频率产生单元、scan测试档位频率产生单元、efuse存储单元以及结果分析单元；该时钟结构可以同时满足功能模式和各种测试模式的时钟自动切换，可以最大限度的使电路提高复用性,同时减少了功耗；能同时满足高速低速scan测试和bist测试的复杂结构。
Description
技术领域
本发明涉及一种CPU时钟电路及其测试方法。
背景技术
随着SOC芯片的设计复杂度迅速提高，芯片测试难度也迅速提升，随着芯片不同功能和不同电路的增加,测试模式也越来越多,而时钟电路作为芯片工作和测试的核心，需要同时满足功能和测试的需求。目前的技术通常是针对功能和每一个测试模式都单独设计一个时钟电路，这种时钟电路对电路本身损耗多，功耗也大。
所以如果能设计出一种通用DFT(design for test)的时钟结构,来同时满足高速低速scan测试和bist测试的需求，还可满足功能模式和各种测试模式的时钟自动切换，最大限度的使电路提高复用性,同时减少功耗，是业内的追求。
发明内容
本发明要解决的技术问题，在于提供一种CPU的可测试性时钟电路及其测试方法，同时满足高速低速scan测试和bist测试的需求，还可满足功能模式和各种测试模式的时钟自动切换，最大限度的使电路提高复用性,同时减少功耗。
本发明的CPU的可测试性时钟电路是这样实现的：一种CPU的可测试性时钟电路，包括自动扫描控制单元、bist测试档位频率产生单元、scan测试档位频率产生单元、efuse存储单元、四分频电路、L1_cache测试选择单元、bist测试选择单元、scan测试选择单元、OCC电路、自动比对单元、期望pattern单元以及结果分析单元；
所述自动扫描控制单元分别连接所述bist测试档位频率产生单元、scan测试档位频率产生单元、efuse存储单元以及结果分析单元；
所述bist测试档位频率产生单元直接连接所述L1_cache测试选择单元的一输入端口，并通过所述四分频电路连接所述L1_cache测试选择单元的另一输入端口；
所述L1_cache测试选择单元的输出端端口连接所述bist测试选择单元的一输入端口，所述bist测试选择单元的另一输入端口连接非bist时钟；
所述bist测试选择单元的输出端端口连接所述scan测试选择单元的一输入端口，所述scan测试档位频率产生单元连接所述scan测试选择单元的另一输入端口；
所述scan测试选择单元的输出端端口依次连接所述OCC电路、待测CPU电路、所述自动比对单元以及所述结果分析单元；
所述OCC电路还连接shift时钟信号和测试有效信号，所述自动比对单元还连接期望pattern单元。
进一步的，本发明还包括功能电路选择单元，所述OCC电路的输出端连接该功能电路选择单元的一输入端，功能电路时钟连接该功能电路选择单元的另一输入端，所述功能电路选择单元的输出端连接所述自动比对单元。
本发明的CPU的可测试性时钟电路的测试方法是这样实现的：一种
CPU的可测试性时钟电路的测试方法，其特征在于：采用如权利要求1所述的CPU的可测试性时钟电路进行测试，测试过程如下：
1).所述自动扫描控制单元从L2_bist测试模式的最低档位开始测试,将L2_bist_mode信号置为有效，并将档位设置为最低频率档，然后开始L2_bist测试；
2).L2_bist最低档测试完毕后,测试响应信号送往所述自动比对单元,自动对比单元根据所述期望pattern单元的期望pattern进行比较,把比较结果送往所述结果分析单元,所述结果分析单元在分析结果后把最终测试结果送往所述自动扫描控制单元；
3).所述自动扫描控制单元收到测试结果,
如果最低频率档测试失败，说明芯片为废片,直接筛除；如果非最低档测试失败，则把前一档作为最高可运行的L2运行档位存入efuse存储单元；然后开始L1_bist测试；
如果最低频率档测试通过,且当前档位为最高档,则将最高档存入efuse存储单元,如果当前档位不是最高档，则开始L2_bist的下一个更高档的bist测试,重复步骤1)到3)，直到某一档位失败或者最高档位测试通过；然后开始L1_bist测试；
4).开始L1_bist测试，从最低档开始,将L1_bist_mode信号置为有效,并将档位设置为最低频率档，然后开始L1_bist测试；
5).L1_bist最低档测试完毕后,测试响应信号送往所述自动比对单元,所述自动对比单元根据所述期望pattern单元的期望pattern进行比较，把比较结果送往所述结果分析单元,所述结果分析单元在分析结果后把最终测试结果送往所述自动扫描控制单元；
6).所述自动扫描控制单元收到测试结果,
如果最低频率档测试失败，说明芯片为废片，直接筛除；如果非最低档测试失败，则把前一档作为最高可运行的L1运行档位存入efuse存储单元；然后开始at_speed测试；
如果最低频率档测试通过，且当前档位为最高档,则将最高档存入efuse单元,如果当前档位不是最高档，则开始L1_bist的下一个更高档的bist测试,重复步骤1)到3)，直到某一档位失败或者最高档位测试通过；然后开始at_speed测试；
7).开始at_speed测试，从最低档开始,将at_speed信号置为有效,并将档位设置为最低频率档，然后开始at_speed测试；
8).at_speed最低档测试完毕后,测试响应信号送往所述自动比对单元,自动对比单元根据所述期望pattern单元的期望pattern进行比较，把比较结果送往所述结果分析单元,所述结果分析单元在分析结果后把最终测试结果送往所述自动扫描控制单元；
9).所述自动扫描控制单元收到测试结果,
如果最低频率档测试失败，说明芯片为废片，直接筛除；如果非最低档测试失败，则把前一档作为最高可运行的L1运行档位存入efuse存储单元后结束；
如果最低频率档测试通过,且当前档位为最高档,则将最高档存入efuse单元,如果当前档位不是最高档，则开始L1_bist的下一个更高档的bist测试,重复步骤1)到3)，直到某一档位失败或者最高档位测试通过，然后结束。
进一步的，所述CPU的可测试性时钟电路还包括功能电路选择单元，所述OCC电路的输出端连接该功能电路选择单元的一输入端，功能电路时钟连接该功能电路选择单元的另一输入端，所述功能电路选择单元的输出端连接所述自动比对单元；在所述CPU的可测试性时钟电路非测试状态下，所述功能电路选择单元选通功能电路时钟，切换到功能模式。
本发明具有如下优点：
1.采用通用DFT(design for test)的时钟结构,该时钟结构可以同时满足功能模式和各种测试模式的时钟自动切换，可以最大限度的使电路提高复用性,同时减少了功耗；
2.保证scan测试和bist测试时,所有master不动作；
3.在多端口时能切换到高频一端；
4.能同时满足高速低速scan测试和bist测试的复杂结构；
5.能实现多级cache自适应。
附图说明
下面参照附图结合实施例对本发明作进一步的说明。
图1为本发明可测试性时钟电路的结构示意图。
具体实施方式
如图1所示，本发明的CPU的可测试性时钟电路，包括自动扫描控制单元101、bist测试档位频率产生单元102、scan测试档位频率产生单元103、efuse存储单元104、四分频电路105、L1_cache测试选择单元106、bist测试选择单元107、scan测试选择单元108、OCC电路109、自动比对单元110、期望pattern单元111以及结果分析单元112。
所述自动扫描控制单元101分别连接所述bist测试档位频率产生单元102、scan测试档位频率产生单元103、efuse存储单元104以及结果分析单元112；
所述bist测试档位频率产生单元102直接连接所述L1_cache测试选择单元106的一输入端口1，并通过所述四分频电路105连接所述L1_cache测试选择单元106的另一输入端口0；
所述L1_cache测试选择单元106的输出端端口连接所述bist测试选择单元107的一输入端口，所述bist测试选择单元107的另一输入端口连接非bist时钟1’b0；
所述bist测试选择单元107的输出端端口连接所述scan测试选择单元108的一输入端口1，所述scan测试档位频率产生单元103连接所述scan测试选择单元108的另一输入端口0；
所述scan测试选择单元108的输出端端口依次连接所述OCC电路109、待测CPU电路、所述自动比对单元110以及所述结果分析单元112；
所述OCC电路109还连接shift时钟信号和测试有效信号，所述自动比对单元110还连接期望pattern单元111。
本发明还包括功能电路选择单元113，所述OCC电路109的输出端连接该功能电路选择单元113的一输入端1，功能电路时钟连接该功能电路选择单元113的另一输入端0，所述功能电路选择单元113的输出端连接所述自动比对单元110。
其中，
所述自动扫描控制单元101负责控制遍历高速scan测试和高速bist测试两种模式,以及扫描两个模式下的频率档位,找到芯片可以运行的最高频率档位后,将档位值写入efuse存储单元104，以将芯片自动归档；
所述bist测试档位频率产生单元102和所述scan测试档位频率产生单元103：负责产生高速scan测试或者bist测试模式下,不同筛选档位对应的时钟频率；
所述efuse存储单元104：负责记录芯片最终测试通过的高速bist测试和高速scan测试档位；
所述L1_cache测试选择单元106：负责选择L1cache memory bist测试还是L2cache memory bist测试，由于L2cache的工作频率通常低于L1cache的工作频率，所以需要将test_clk通过所述四分频电路105进行4分频后测试；
所述bist测试选择单元107：负责在bist测试模式下将bist测试时钟选通,在非bist测试模式时将0选通；
所述scan测试选择单元108：负责在bist测试模式下将bist测试时钟选通,在scan测试模式时将scan测试时钟选通；
所述OCC电路109：负责在bist测试模式时将bist测试时钟直通过去,在高速scan测试模式时,控制shift、launch和capture流程,产生at_speed测试时钟时序；
所述自动比对单元110：负责根据期望pattern单元111的期望值和从待测电路输出的响应进行比对,并将比对结果送往结果分析单元112；
所述结果分析单元112：根据比对结果判断本档位的测试结果，并将测试结果送往自动扫描控制单元101。
基于上述电路，本发明的可测试性时钟的测试过程如下：
1).所述自动扫描控制单元101从L2_bist测试模式的最低档位开始测试,将L2_bist_mode信号置为有效，并将档位设置为最低频率档，所述L1_cache测试选择单元106选通端口0、所述bist测试选择单元107选通端口1，所述scan测试选择单元108选通端口1，然后开始L2_bist测试；
2).L2_bist最低档测试完毕后,测试响应信号送往自动比对单元,110自动对比单元110根据期望pattern进行比较,把比较结果送往结果分析单元112,结果分析单元112在分析结果后把最终测试结果送往自动扫描控制单元101；
3).自动扫描控制单元101收到测试结果,
如果最低频率档测试失败，说明芯片为废片,直接筛除；如果非最低档测试失败，则把前一档作为最高可运行的L2运行档位存入efuse存储单元104；然后开始L1_bist测试；
如果最低频率档测试通过,且当前档位为最高档,则将最高档存入efuse存储单元104,如果当前档位不是最高档，则开始L2_bist的下一个更高档的bist测试,重复步骤1)到3)，直到某一档位失败或者最高档位测试通过；然后开始L1_bist测试；
4).开始L1_bist测试，L1_bist测试流程和L2_bist类似,也是从最低档开始,将L1_bist_mode信号置为有效,并将档位设置为最低频率档，所述L1_cache测试选择单元106选通端口1、所述bist测试选择单元107选通端口1，所述scan测试选择单元108选通端口1，然后开始L1_bist测试；
5).L1_bist最低档测试完毕后,测试响应信号送往自动比对单元110,自动对比单元根据期望pattern进行比较，把比较结果送往结果分析单元112,结果分析单元112在分析结果后把最终测试结果送往自动扫描控制单元101；
6).自动扫描控制单元收到测试结果,
如果最低频率档测试失败，说明芯片为废片，直接筛除；如果非最低档测试失败，则把前一档作为最高可运行的L1运行档位存入efuse存储单元104；然后开始at_speed测试；
如果最低频率档测试通过,且当前档位为最高档,则将最高档存入efuse单元,如果当前档位不是最高档，则开始L1_bist的下一个更高档的bist测试,重复步骤1)到3)，直到某一档位失败或者最高档位测试通过；然后开始at_speed测试；
7).开始at_speed测试，其和bist测试类似，也是从最低档开始,将at_speed信号置为有效,并将档位设置为最低频率档，所述scan测试选择单元108选通端口0，然后开始at_speed测试；
8).at_speed最低档测试完毕后,测试响应信号送往自动比对单元110,自动对比单元根据期望pattern进行比较，把比较结果送往结果分析单元112,结果分析单元112在分析结果后把最终测试结果送往自动扫描控制单元101；
9).自动扫描控制单元101收到测试结果,
如果最低频率档测试失败，说明芯片为废片，直接筛除；如果非最低档测试失败，则把前一档作为最高可运行的L1运行档位存入efuse存储单元104后结束；
如果最低频率档测试通过,且当前档位为最高档,则将最高档存入efuse单元,如果当前档位不是最高档，则开始L1_bist的下一个更高档的bist测试,重复步骤1)到3)，直到某一档位失败或者最高档位测试通过，然后结束。
所述CPU的可测试性时钟电路还包括功能电路选择单元113，在所述CPU的可测试性时钟电路非测试状态下，所述功能电路选择单元113选通功能电路时钟，切换到功能模式。
虽然以上描述了本发明的具体实施方式，但是熟悉本技术领域的技术人员应当理解，我们所描述的具体的实施例只是说明性的，而不是用于对本发明的范围的限定，熟悉本领域的技术人员在依照本发明的精神所作的等效的修饰以及变化，都应当涵盖在本发明的权利要求所保护的范围内。
Claims (4)
1.一种CPU的可测试性时钟电路，其特征在于：包括自动扫描控制单元、bist测试档位频率产生单元、scan测试档位频率产生单元、efuse存储单元、四分频电路、L1_cache测试选择单元、bist测试选择单元、scan测试选择单元、OCC电路、自动比对单元、期望pattern单元以及结果分析单元；
所述自动扫描控制单元分别连接所述bist测试档位频率产生单元、scan测试档位频率产生单元、efuse存储单元以及结果分析单元；
所述bist测试档位频率产生单元直接连接所述L1_cache测试选择单元的一输入端口，并通过所述四分频电路连接所述L1_cache测试选择单元的另一输入端口；
所述L1_cache测试选择单元的输出端端口连接所述bist测试选择单元的一输入端口，所述bist测试选择单元的另一输入端口连接非bist时钟；
所述bist测试选择单元的输出端端口连接所述scan测试选择单元的一输入端口，所述scan测试档位频率产生单元连接所述scan测试选择单元的另一输入端口；
所述scan测试选择单元的输出端端口依次连接所述OCC电路、待测CPU电路、所述自动比对单元以及所述结果分析单元；
所述OCC电路还连接shift时钟信号和测试有效信号，所述自动比对单元还连接期望pattern单元。
2.根据权利要求1所述的CPU的可测试性时钟电路，其特征在于：还包括功能电路选择单元，所述OCC电路的输出端连接该功能电路选择单元的一输入端，功能电路时钟连接该功能电路选择单元的另一输入端，所述功能电路选择单元的输出端连接所述自动比对单元。
3.一种CPU的可测试性时钟电路的测试方法，其特征在于：采用如权利要求1所述的CPU的可测试性时钟电路进行测试，测试过程如下：
1).所述自动扫描控制单元从L2_bist测试模式的最低档位开始测试,将L2_bist_mode信号置为有效，并将档位设置为最低频率档，然后开始L2_bist测试；
2).L2_bist最低档测试完毕后,测试响应信号送往所述自动比对单元,自动对比单元根据所述期望pattern单元的期望pattern进行比较,把比较结果送往所述结果分析单元,所述结果分析单元在分析结果后把最终测试结果送往所述自动扫描控制单元；
3).所述自动扫描控制单元收到测试结果,
如果最低频率档测试失败，说明芯片为废片,直接筛除；如果非最低档测试失败，则把前一档作为最高可运行的L2运行档位存入efuse存储单元；然后开始L1_bist测试；
如果最低频率档测试通过,且当前档位为最高档,则将最高档存入efuse存储单元,如果当前档位不是最高档，则开始L2_bist的下一个更高档的bist测试,重复步骤1)到3)，直到某一档位失败或者最高档位测试通过；然后开始L1_bist测试；
4).开始L1_bist测试，从最低档开始,将L1_bist_mode信号置为有效,并将档位设置为最低频率档，然后开始L1_bist测试；
5).L1_bist最低档测试完毕后,测试响应信号送往所述自动比对单元,所述自动对比单元根据所述期望pattern单元的期望pattern进行比较，把比较结果送往所述结果分析单元,所述结果分析单元在分析结果后把最终测试结果送往所述自动扫描控制单元；
6).所述自动扫描控制单元收到测试结果,
如果最低频率档测试失败，说明芯片为废片，直接筛除；如果非最低档测试失败，则把前一档作为最高可运行的L1运行档位存入efuse存储单元；然后开始at_speed测试；
如果最低频率档测试通过，且当前档位为最高档,则将最高档存入efuse单元,如果当前档位不是最高档，则开始L1_bist的下一个更高档的bist测试,重复步骤1)到3)，直到某一档位失败或者最高档位测试通过；然后开始at_speed测试；
7).开始at_speed测试，从最低档开始,将at_speed信号置为有效,并将档位设置为最低频率档，然后开始at_speed测试；
8).at_speed最低档测试完毕后,测试响应信号送往所述自动比对单元,自动对比单元根据所述期望pattern单元的期望pattern进行比较，把比较结果送往所述结果分析单元,所述结果分析单元在分析结果后把最终测试结果送往所述自动扫描控制单元；
9).所述自动扫描控制单元收到测试结果,
如果最低频率档测试失败，说明芯片为废片，直接筛除；如果非最低档测试失败，则把前一档作为最高可运行的L1运行档位存入efuse存储单元后结束；
如果最低频率档测试通过,且当前档位为最高档,则将最高档存入efuse单元,如果当前档位不是最高档，则开始L1_bist的下一个更高档的bist测试,重复步骤1)到3)，直到某一档位失败或者最高档位测试通过，然后结束。
4.根据权利要求3所述的CPU的可测试性时钟电路的测试方法，其特征在于：所述CPU的可测试性时钟电路还包括功能电路选择单元，所述OCC电路的输出端连接该功能电路选择单元的一输入端，功能电路时钟连接该功能电路选择单元的另一输入端，所述功能电路选择单元的输出端连接所述自动比对单元；
在所述CPU的可测试性时钟电路非测试状态下，所述功能电路选择单元选通功能电路时钟，切换到功能模式。
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108957301B (zh) * | 2017-05-27 | 2021-02-09 | 深圳市中兴微电子技术有限公司 | 用于可测试芯片的测试方法、装置及可测试芯片内置电路 |
| CN107783028A (zh) * | 2017-10-16 | 2018-03-09 | 苏州国芯科技有限公司 | 一种芯片进入测试模式的控制方法及系统 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1734278A (zh) * | 2005-05-27 | 2006-02-15 | 上海大学 | 集成电路片上系统中故障的测试系统和方法 |
| CN101515479A (zh) * | 2009-03-30 | 2009-08-26 | 北京中星微电子有限公司 | 一种提高扫描链测试覆盖率的方法和装置 |
| CN102567168A (zh) * | 2010-12-27 | 2012-07-11 | 北京国睿中数科技股份有限公司 | 一种针对phy高速接口电路的bist自动测试电路及测试方法 |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1734278A (zh) * | 2005-05-27 | 2006-02-15 | 上海大学 | 集成电路片上系统中故障的测试系统和方法 |
| CN101515479A (zh) * | 2009-03-30 | 2009-08-26 | 北京中星微电子有限公司 | 一种提高扫描链测试覆盖率的方法和装置 |
| CN102567168A (zh) * | 2010-12-27 | 2012-07-11 | 北京国睿中数科技股份有限公司 | 一种针对phy高速接口电路的bist自动测试电路及测试方法 |
| CN102928766A (zh) * | 2012-10-26 | 2013-02-13 | 福州瑞芯微电子有限公司 | 一种在芯片高速测试中配置参数的装置及其方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CP01 | Change in the name or title of a patent holder |
Address after: 350000 building, No. 89, software Avenue, Gulou District, Fujian, Fuzhou 18, China Patentee after: Ruixin Microelectronics Co., Ltd Address before: 350000 building, No. 89, software Avenue, Gulou District, Fujian, Fuzhou 18, China Patentee before: Fuzhou Rockchips Electronics Co.,Ltd. |
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