CN1734278A

CN1734278A - 集成电路片上系统中故障的测试系统和方法

Info

Publication number: CN1734278A
Application number: CN 200510026242
Authority: CN
Inventors: 张金艺; 李娇; 盛强; 任小军; 陈文威
Original assignee: Shanghai Shu Multi-Chip Electronic Co Ltd; University of Shanghai for Science and Technology
Current assignee: Shanghai Shu Multi-Chip Electronic Co Ltd; University of Shanghai for Science and Technology
Priority date: 2005-05-27
Filing date: 2005-05-27
Publication date: 2006-02-15
Anticipated expiration: 2025-05-27
Also published as: CN100492039C

Abstract

本发明涉及一种集成电路片上系统(SoC Systemon a Chip)中故障的测试系统和方法。它包含有为完善集成电路片上系统可测试性而增加的电路和基于此电路运行的测试寻访机制，其电路由串行测试总线、并行测试总线、IP(Intellectual Property)核边缘封装单元链路、时钟控制单元与IP核选择译码单元组成；其测试寻访机制由IP核独立测试寻访机制和IP核核间连线故障的测试寻访机制组成。本发明可利用各IP已有的可测性设计(DFT Design for Testability)方法由系统层完成对其单独测试，并可进行IP核核间连线故障测试，使集成电路片上系统故障覆盖率进一步提高。

Description

集成电路片上系统中故障的测试系统和方法

技术领域

本发明涉及一种集成电路故障测试系统和方法，特别是一种应用于集成电路片上系统(SoC System on a Chip)的故障测试系统和方法。

背景技术

基于IP(Intellectual Property)复用技术，集成电路的设计规模和实现功能有了一个突变，由原来专用功能超大规模集成电路(VLSI Very Large Scale IntegrationCircuit)发展到目前的片上系统。但是，随着集成电路片上系统芯片规模和设计复杂度的增加，原本不易的测试问题日益严峻。若无法有效地解决集成电路片上系统测试问题，其将成为集成电路片上系统发展的主要瓶颈。

基于IP复用技术设计构建的集成电路片上系统，通常包含有来自不同厂商的CPU、DSP、Memory、ADC/DAC、PLL等IP核，及系统设计者为整合这些IP核和完成系统专用功能而加入的设计，并以IP核层和系统层等层次化结构组成。为解决集成电路片上系统测试问题，目前主要是在其设计阶段加入可测试性设计(DFTDesign for Testability)部分，以提高系统内部各节点的可控性和可观性。传统DFT方法，如：扫描路径法(Full Scan，Partial Scan)、边界扫描法(Boundary Scan)和内建自测试法(BIST)等，都有各自较适用的电路结构，一般只适合于对单一IP核的可测性设计。如果只使用其中一种DFT方法来完成整个集成电路片上系统的测试工作，显然是不足取的。

对于以层次化形式组成的集成电路片上系统，应以多种DFT方法混合使用的方法来实现相应的故障测试工作，但至今尚未一个标准化的混合结构测试方法，很多测试方法仍处于研究阶段和验证性应用阶段，其中有Fscan-Bscan、NIMA和目前IEEE正在进行标准化的P1500标准。这些测试方法都存在：IP核层中不同电路结构特性IP核使用同一种DFT方法和各IP核核间连线故障无测试链路等问题，进而导致集成电路片上系统芯片故障测试开销和故障覆盖率指标难以得到有效控制和改善。

发明内容：

本发明的目的在于提供一种应用于集成电路片上系统的故障测试系统和方法。其测试系统的电路结构简单；其测试方法的测试寻访机制简捷，适用于各种使用IP复用技术设计构建的集成电路片上系统。

为达上述目的，本发明采用下述技术方案：

一种集成电路片上系统中故障的测试系统，不仅能用于完成集成电路片上系统中各个IP(Intellectual Property)核的测试，还能用于完成IP间互连线的测试；它是为完善集成电路片上系统可测试而增加的电路，其特征在于：其电路由IP核串行测试总线(1)、并行测试总线(2)、IP核边缘封装单元链路(3)、时钟控制单元(4)与IP核选择译码单元(5)组成；电路中：串行测试总线(1)有外接扫描链路的输入输出引脚(WSI、WSO)，而片内输出连接内部各个IP核的边缘封装单元链路(3)；并行测试总线(2)有一组外接测试总线信号输入引脚(TBI)和一组外接测试总线信号输出引脚(TBO)，而在片内与内部各个IP核的DFT接口连接；边缘封装单元链路(3)有一个外接封装单元扫描使能信号输入引脚(WSE)，而片内输出连接串行测试总线(1)；时钟控制单元(4)有一个外接系统工作时钟信号输入引脚(CLK)、一个外接测试使能信号输入引脚(TEN)、一个外接IP核测试时钟信号输入引脚(IPTCLK)和一个外接边缘封装单元链路测试时钟信号输入引脚(WCLK)，而片内输出连接内部各个IP核和各个IP核周围的边缘封装单元链路(3)；IP核选择译码单元(5)有一组外接IP核选择码信号输入引脚(IPSB)和一个外接测试使能信号输入引脚(TEN)，而片内输出连接内部时钟控制单元(4)。

上述的串行测试总线由有一根输入总线、一根输出总线和2N个三态门组成，其中，N为集成电路片上系统中所含IP核的个数。每一个IP核的边缘封装单元链路均通过两个三态门与串行测试总线相连接。

上述的并行测试总线有用来连接各个IP核内部DFT接口部分的一组测试总线输入信号和一组测试总线输出信号。根据各个IP核所采用的DFT方法的不同，并行测试总线与其内部DFT接口的连接结构也不同：对于采用内建自测试法的IP核，并行测试总线通过六个三态门与之连接；对于采用边缘扫描法的IP核，并行测试总线通过四个三态门与之连接；对于采用扫描法的IP核，并行测试总线通过三个三态门与之连接。

上述的边缘封装单元链路是将IP核各个输入输出端口上所加边缘封装单元的wsi和wso端口串接而成。第一个边缘封装单元的wsi端口连接串行测试总线的输入总线；前一个边缘封装单元的wso端口连接后一个边缘封装单元的wsi端口；最后一个边缘封装单元的wso端口连接串行测试总线的输出总线。各个IP核边缘封装单元链路中包含两种不同连接形式的边缘封装单元WC1、WC2。

上述的WC1边缘封装单元是将边缘封装单元的do端口连接IP核的输入端口。

上述的WC2边缘封装单元则是将边缘封装单元di端口连接IP核的输出端口。

上述的边缘封装单元是IEEE组织提出的一个标准电路，由两个二路选择器和一个D触发器组成。

上述的时钟控制单元由一个非门和3N个二输入与门组成，其中，N为集成电路片上系统中所含IP核的个数。对应于每一个IP核和其边缘封装单元链路，其时钟控制电路部分均由三个二输入与门组成。

上述的IP核选择译码单元根据集成电路片上系统中所使用IP核数目的不同采用一种可变的电路结构。当集成电路片上系统中有N个IP核时，则IP核选择译码单元将会有一个测试使能信号输入端口(TEN)、m＝log₂ ^N个IP核选择码信号输入端口(m取上整数)和2^m个IP核选择信号输出端口；电路由2m个非门和2^m个(1+m)输入与门组成。

一种采用上述的测试系统的集成电路片上系统中故障的测试方法，其特征在于其测试寻访机制部分由IP核独立测试寻访机制和IP核核间连线故障的测试寻访机制组成。

上述的IP核独立测试寻访机制中，通过并行测试总线，并行连接不同IP核的DFT接口，其中不包含DFT的测试时钟端口。根据IP核选择译码单元产生的IP核选择信号，选中相应的IP核，并与时钟控制单元一起作用，屏蔽其它IP核的测试时钟，高阻其它IP核DFT接口中的输入输出端口，使其它IP核处于休眠状态，进而使被选中IP核可以在独自使用并行测试总线和测试时钟的情况下进行单独测试，其测试图形为该IP核原来的测试图形，无需重新生成。重复上述操作即可完成对所有IP核内部单元的测试。

上述的对IP核独立测试寻访机制中，如果某IP核的DFT方法为扫描法，则除通过并行测试总线完成对应IP核测试码和测试响应的输入输出外，还需通过串行测试总线和该IP核的边缘封装单元链路完成IP核原始输入输出端口相应测试码和测试响应的输入输出。根据IP核选择译码单元产生的IP核选择信号，在选中某一IP核的同时，也选中相应的边缘封装单元链路，并与时钟控制单元一起作用，屏蔽其它IP核的测试时钟和其它边缘封装单元链路的测试时钟，高阻其它IP核DFT接口中的输入输出端口和其它边缘封装单元链路的输入输出端口，使其它IP核和边缘封装单元链路均处于休眠状态，进而使被选中IP核可进行单独测试的同时，其边缘封装单元链路也可以独立使用串行测试总线和测试时钟。通过此边缘封装单元链路可实现IP核原始输入端口测试码的输入和IP核原始输出端口测试响应的输出。

上述的IP核核间连线故障的测试寻访机制中，每个IP核边缘封装单元链路都与串行测试总线相连。根据IP核选择译码单元产生的IP核选择信号，在选中某一IP_i核的同时，也选中相应的边缘封装单元链路，并与时钟控制单元一起作用，屏蔽其它边缘封装单元链路的测试时钟，高阻其它边缘封装单元链路的输入输出端口，使其它边缘封装单元链路处于休眠状态，进而使被选中边缘封装单元链路可以单独使用串行测试总线和测试时钟。此时，首先可通过串行测试总线的WSI端口对该边缘封装单元链路加入相应的IP核核间连线故障测试码，并将此测试码移位至边缘封装单元链路的最后一个边缘封装单元；其次，选中IP_i+1核的边缘封装单元链路，将IP_i核边缘封装单元链路通过互连线传送来得信号移位至串行测试总线的WSO端口；最后，对从WSO端口获得的数据进行分析，判断IP_i核至IP_i+1核传输方向的连线故障情况。因为IP核核间连线上信号的传输方向是双向的，对于由IP_i+1核至IP_i核传输方向的核间连线故障测试，其是一逆过程。首先，选中IP_i+1核的边缘封装单元链路，通过串行测试总线的WSI端口对其加入相应的IP核核间连线故障测试码，并将此测试码移位至IP_i+1核所对应的边缘封装单元链路中的最后一个边缘封装单元；其次，选中IP_i核所对应的边缘封装单元链路，将IP_i+1核所对应的边缘封装单元链路通过互连线传送来得信号移位至串行测试总线的WSO端口；最后，对从WSO端口获得数据进行分析，判断IP_i+1核至IP_i核传输方向的连线故障情况。这样就完成了IP_i核与IP_i+1核的核间连线故障测试。重复上述过程，完成全部IP核核间连线故障的测试。

本发明与现有技术相比较，具有如下显而易见的优点：本发明首先允许在集成电路片上系统的IP核层上对不同电路结构特性的IP核有针对性地使用不同DFT方法，如对CPU/DSP等高速处理器IP核用边界扫描法、对RAM/ROM等存储器IP核用内建自测试法、对一般控制/专有功能等UDL IP核用扫描法，确保在这一层次上，因DFT部分加入后对所涉及的集成电路片上系统面积、引脚数、功耗、速度、测试码长度和测试时间等测试开销最为合理、IP核测试的故障覆盖率最高；其次，在集成电路片上系统的系统层上建立两组可选择测试总线，运用灵活的测试寻访机制，对集成电路片上系统中各个IP核的不同DFT接口与边缘封装单元链路进行有效连接，从系统层对已深埋入系统的各个IP核实现单独的测试，并可进行IP核核间连线故障的测试，使整个集成电路片上系统的故障覆盖率进一步提高。本发明电路结构简单、测试寻访机制简捷，适用于各种使用IP复用技术设计构建的集成电路片上系统。

附图说明

图1是本发明一个实施例的电路结构方框图。

图2是图1示例的实现集成电路片上系统中IP核故障的测试寻访机制实施流程图。

图3是图1示例的实现集成电路片上系统中IP核核间连线故障的测试寻访机制实施流程图。

图4是图1示例电路原理图。

图5是图1示例中边缘封装单元链路中边缘封装单元的电路原理图。

图6是图1示例中边缘封装单元的方框符号图。

图7是图1示例中单个边缘封装单元链路的电路原理图。

图8是图1示例中两个相邻边缘封装单元链路的电路原理图。

图9是图1示例中IP核选择译码单元的一个实施例的电路原理图。

图10是图9中IP核选择译码单元的一个实施例的真值表。

具体实施方式

本发明的一个优先实施例是：参见图1、图2和图3，包含有为完善集成电路片上系统可测试性而增加的电路和基于此电路运行的测试寻访机制。其电路由IP核串行测试总线1、并行测试总线2、IP(Intellectual Property)核边缘封装单元链路3、时钟控制单元4与IP核选择译码单元5组成；其测试寻访机制由IP核独立测试寻访机制6和IP核核间连线故障测试寻访机制7组成。

本电路结构是：参见图1，串行测试总线1有外接扫描链路的输入输出引脚WSI、WSO，而片内输出连接各个IP核的边缘封装单元链路3；并行测试总线2有一组测试总线信号输入引脚TBI和一组测试总线信号输出引脚TBO，而在片内与内部各个IP核的DFT接口连接；边缘封装单元链路3有一个外接封装单元扫描使能信号输入引脚WSE，而片内输出连接串行测试总线1；时钟控制单元4有一个外接系统工作时钟信号输入引脚CLK、一个外接测试使能信号输入引脚TEN，一个外接IP核测试时钟信号IPTCLK和一个外接边缘封装单元链路测试时钟信号WCLK，而片内输出连接内部各个IP核、各个IP核周围的边缘封装单元链路3；IP核选择译码单元5有一组外接IP核选择码信号输入引脚IPSB和一个外接测试使能信号输入引脚TEN，而片内输出连接时钟控制单元4。

参见图4，上述的串行测试总线1由一根输入总线WSI、一根输出总线WSO和2N个三态门组成，其中，N为集成电路片上系统中所含IP核的个数。每一个IP核的边缘封装单元链路3均通过两个三态门(W1、W2)与串行测试总线相连接。参见图4，上述的并行测试总线2有用来连接各个IP核内部DFT接口部分的一组测试总线输入信号TBI0、TBI1、TBI2、TBI3、TBI4和一组测试总线输出信号TBO0、TBO1。根据各个IP核所采用的DFT方法的不同，并行测试总线2与其内部DFT接口的连接结构也不同：对于采用内建自测试法的IP核(例如IP₁)，并行测试总线2通过六个三态门(B1、B2、B3、B4、B5、B6)与之连接；对于采用边缘扫描法的IP核(例如IP₂)，并行测试总线2通过四个三态门(T1、T2、T3、T4)与之连接；对于采用扫描法的IP核(例如IP₃)，并行测试总线2通过三个三态门(S1、S2、S3)与之连接。参见图7，上述的边缘封装单元链路3是将IP核各个输入输出端口上所加边缘封装单元WC的wsi和wso端口串接而成。第一个边缘封装单元的wsi端口连接串行测试总线1的输入总线WSI；前一个边缘封装单元的wso端口连接后一个边缘封装单元的wsi端口；最后一个边缘封装单元的wso端口连接串行测试总线1的输出总线WSO。各个IP核边缘封装单元链路中包含两种不同连接形式的边缘封装单元(WC1、WC2)。其中，WC1的do端口连接IP核的输入端口，而WC2的di端口连接IP核的输出端口。参见图8，当两个相邻IP核间边缘封装单元链路相连时，WC1型边缘封装单元的di端连接WC2型边缘封装单元的do端。参见图5，上述的边缘封装单元WC是IEEE组织提出的一个标准电路，由两个多路选择器(M1、M2)和一个D触发器(D1)构成。参见图6，其为边缘封装单元的方框符号图。参见图4，上述的时钟控制单元4由一个非门E1，3N个二输入与门组成，其中N为集成电路片上系统中所含IP核的个数。对应于每一个IP核和其边缘封装单元链路，其时钟控制单元均由三个二输入与门(C1、C2、C3)组成。参见图4，上述的IP核选择译码单元5根据集成电路片上系统中所利用的IP核数目的不同采用一种可变的电路结构。当集成电路片上系统中有N个IP核时，则IP核选择译码单元将会有一个测试使能信号输入端口TEN、m＝log₂ ^N个IP核选择码信号输入端口(m取上整数)和2^m个IP核选择信号输出端口；电路由2m个非门和2^m个(1+m)输入与门组成。参见图9，本实施例集成电路片上系统中有小于等于16个IP核，其电路有四个IP核选择码信号输入端口IPSB0、IPSB1、IPSB2和IPSB3和一个测试使能信号输入端口TEN，十六个IP核选择码信号输出端口S_IP1、S_IP2、S_IP3、S_IP4、S_IP5、S_IP6、S_IP7、S_IP8、S_IP9、S_IP10、S_IP11、S_IP12、S_IP13、S_IP14、S_IP15和S_IP16；电路由8个非门(U1、U2、U3、U4、U5、U6、U7和U8)，十六个五输入与门(U9、U10、U11、U12、U13、U14、U15、U16、U17、U18、U19、U20、U21、U22、U23和U24)组成。

参见图2，上述的IP核独立测试寻访机制6在TEN＝1时，开始工作。此时，所有IP核的工作时钟被屏蔽，集成电路进入测试状态，根据IP核选择译码单元5产生的IP核选择信号，选中相应的IP核，并与时钟控制单元4一起作用，屏蔽其它IP核的测试时钟，高阻其它IP核DFT接口中的输入输出端口，使其它IP核处于休眠状态，进而使被选中IP核可以在独自使用并行测试总线2和测试时钟IPTCLK的情况下进行单独测试，其测试图形为该IP核原来的测试图形，无需重新生成。被选中IP核如果采用的DFT方法是扫描法，除通过并行测试总线2完成对应IP核测试码和测试响应的输入输出外，还需通过串行测试总线1和该IP核的边缘封装单元链路3完成IP核原始输入输出端口相应测试码和测试响应的输入输出。根据IP核选择译码单元5产生的IP核选择信号，在选中某一IP核的同时，也选中相应的边缘封装单元链路，并与时钟控制单元4一起作用，屏蔽其它IP核的测试时钟和其它边缘封装单元链路的测试时钟，高阻其它IP核DFT接口中的输入输出端口和其它边缘封装单元链路的输入输出端口，使其它IP核和边缘封装单元链路均处于休眠状态，进而使被选中IP核可进行单独测试的同时，其边缘封装单元链路也可以独立使用串行测试总线1和测试时钟WCLK。通过此边缘封装单元链路可实现IP核原始输入端口测试码的输入和IP核原始输出端口测试响应的输出。重复执行上述测试步骤就可完成各个IP核的独立测试。

参见图3，上述的IP核核间连线故障的测试寻访机制7在TEN＝1时，开始工作。每个IP核边缘封装单元链路3都与串行测试总线1相连。根据IP核选择译码单元5产生的IP核选择信号，在选中某一IP_i核的同时，也选中相应的边缘封装单元链路3_i，并与时钟控制单元4一起作用，屏蔽其它边缘封装单元链路的测试时钟，高阻其它边缘封装单元链路的输入输出端口，使其它边缘封装单元链路处于休眠状态，进而使被选中边缘封装单元链路可以单独使用串行测试总线1和测试时钟WCLK。此时，首先可通过串行测试总线1的WSI端口对该边缘封装单元链路3i加入相应的IP核核间连线故障测试码，并将此测试码移位至边缘封装单元链路3_i的最后一个边缘封装单元；其次，选中IP_i+1核的边缘封装单元链路3_i+1，将IP_i核边缘封装单元链路3_i通过互连线传送来得信号移位至串行测试总线1的WSO端口；最后，对从WSO端口获得的数据进行分析，判断IP_i核至IP_i+1核传输方向的连线故障情况。因为IP核核间连线上信号的传输方向是双向的，对由IP_i+1核至IP_i核传输方向的核间连线故障测试，其是一逆过程。首先选中IP_i+1核的边缘封装单元链路3_i+1，通过串行测试总线1的WSI端口对其加入相应的IP核核间连线故障测试码，并将此测试码移位至边缘封装单元链路3_i+1的最后一个边缘封装单元；其次，选中IP_i核的边缘封装单元链路3_i，将IP_i+1核边缘封装单元链路3_i+1通过互连线传送来得信号移位至串行测试总线1的WSO端口；最后，对从WSO端口获得的数据进行分析，判断IP_i+1核至IP_i核传输方向的连线故障情况。这样就完成了IP_i核与IP_i+1核的连线故障测试。重复上述过程，即可完成全部IP核核间连线故障的测试。上述的IP核核间连线故障的测试码有四种基本码型：111111......、000000......、101010......和010101......。测试码的位数等于IP核选择译码单元5所选中IP核的输入输出端口数。

Claims

1、一种集成电路片上系统中故障的测试系统，不仅能用于完成集成电路片上系统中各个IP(Intellectual Property)核的测试，还能用于完成IP间互连线的测试；它是为完善集成电路片上系统可测试而增加的电路，其特征在于：其电路由IP核串行测试总线(1)、并行测试总线(2)、IP核边缘封装单元链路(3)、时钟控制单元(4)与IP核选择译码单元(5)组成；电路中：串行测试总线(1)有外接扫描链路的输入输出引脚(WSI、WSO)，而片内输出连接内部各个IP核的边缘封装单元链路(3)；并行测试总线(2)有一组外接测试总线信号输入引脚(TBI)和一组外接测试总线信号输出引脚(TBO)，而在片内与内部各个IP核的DFT接口连接；边缘封装单元链路(3)有一个外接封装单元扫描使能信号输入引脚(WSE)，而片内输出连接串行测试总线(1)；时钟控制单元(4)有一个外接系统工作时钟信号输入引脚(CLK)、一个外接测试使能信号输入引脚(TEN)、一个外接IP核测试时钟信号输入引脚(IPTCLK)和一个外接边缘封装单元链路测试时钟信号输入引脚(WCLK)，而片内输出连接内部各个IP核和各个IP核周围的边缘封装单元链路(3)；IP核选择译码单元(5)有一组外接IP核选择码信号输入引脚(IPSB)和一个外接测试使能信号输入引脚(TEN)，而片内输出连接内部时钟控制单元(4)。

2、根据权利要求1所述的集成电路片上系统中故障的测试系统，其特征在于所述的串行测试总线(1)由一根输入总线WSI、一根输出总线WSO和2N个三态门组成，其中，N为集成电路片上系统中所含IP核的个数；每一个IP核的边缘封装单元链路(3)均通过两个三态门(W1、W2)与串行测试总线相连接。

3、根据权利要求1所述的集成电路片上系统中故障的测试系统，其特征在于所述的并行测试总线(2)有用来连接各个IP核内部DFT接口部分的一组测试总线输入信号(TBI0、TBI1、TBI2、TBI3、TBI4)和一组测试总线输出信号(TBO0、TBO1)。根据各个IP核所采用的DFT方法的不同，并行测试总线(2)与其内部DFT接口的连接结构也不同：对于采用内建自测试法的IP核(例如IP1)，并行测试总线(2)通过六个三态门(B1、B2、B3、B4、B5、B6)与之连接；对于采用边缘扫描法的IP核(例如IP2)，并行测试总线(2)通过四个三态门(T1、T2、T3、T4)与之连接；对于采用扫描法的IP核(例如IP3)，并行测试总线(2)通过三个三态门(S1、S2、S3)与之连接。

4、根据权利要求1所述的集成电路片上系统中故障的测试系统，其特征在于所述的电路中各个IP核周围的边缘封装单元链路(3)是将IP核各个输入输出端口上所加边缘封装单元(WC)的wsi和wso端口串接而成；第一个边缘封装单元的wsi端口连接串行测试总线(1)的输入总线WSI；前一个边缘封装单元的wso端口连接后一个边缘封装单元的wsi端口；最后一个边缘封装单元的wso端口连接串行测试总线(1)的输出总线WSO。各个IP核边缘封装单元链路中包含两种不同连接形式的边缘封装单元(WC1、WC2)；其中，WC1的do端口连接IP核的输入端口，而WC2的di端口连接IP核的输出端口。

5、根据权利要求4所述的集成电路片上系统中故障的测试系统，其特征在于所述的边缘封装单元是IEEE组织提出的一个标准电路，它由两个二路选择器(M1、M2)和一个D触发器(D1)组成。

6、根据权利要求1所述的集成电路片上系统中故障的测试系统，其特征在于时钟控制单元(4)由一个非门E1和3N个二输入与门组成，其中，N为集成电路片上系统中所含IP核的个数。对应于每一个IP核和其边缘封装单元链路，其时钟控制电路部分均由三个二输入与门(C1、C2、C3)组成。

7、根据权利要求1所述的集成电路片上系统中故障的测试系统，其特征在于其IP核选择译码单元(5)根据集成电路片上系统中所使用IP核数目的不同采用一种可变的电路结构，当集成电路片上系统中有N个IP核时，则IP核选择译码单元(5)将会有一个测试使能信号输入端口(TEN)、m＝log₂ ^N个IP核选择码信号输入端口(m取上整数)和2^m个IP核选择信号输出端口；电路由2m个非门和2^m个(1+m)输入与门组成；当集成电路片上系统中有小于等于16个IP核时，其电路应有四个IP核选择码信号输入端口(IPSB0、IPSB1、IPSB2和IPSB3)、一个测试使能信号输入端口(TEN)和十六个IP核选择码信号输出端口(S_IP1、S_IP2、S_IP3、S_IP4、S_IP5、S_IP6、S_IP7、S_IP8、S_IP9、S_IP10、S_IP11、S_IP12、S_IP13、S_IP14、S_IP15和S_IP16)；电路由8个非门(U1、U2、U3、U4、U5、U6、U7和U8)，十六个五输入与门(U9、U10、U11、U12、U13、U14、U15、U16、U17、U18、U19、U20、U21、U22、U23和U24)组成。

8、一种采用权利要求1所述测试系统的集成电路片上系统中故障的测试方法，其特征在于其测试寻访机制包含IP核独立测试寻访机制(6)和IP核核间连线故障的测试寻访机制(7)。

9、根据权利要求8所述的集成电路片上系统中故障的测试方法，其特征在于所述的IP核独立测试寻访机制(6)是通过并行测试总线(2)，并行连接不同IP核的DFT接口，其中不包含DFT的测试时钟端口，根据IP核选择译码单元(5)产生的IP核选择信号，选中相应的IP核，并与时钟控制单元(4)一起作用，屏蔽其它IP核的测试时钟，高阻其它IP核DFT接口中的输入输出端口，使其它IP核处于休眠状态，进而使被选中IP核能在独自使用并行测试总线(2)和测试时钟(IPTCLK)的情况下进行单独测试，其测试图形为该IP核原来的测试图形，无需重新生成；重复上述操作来完成对所有IP核内部单元的测试。

10、根据权利要求9所述的集成电路片上系统中故障的测试方法，其特征在于若某IP核的DFT方法为扫描法，除通过并行测试总线(2)完成对应IP核测试码和测试响应的输入输出外，还需通过串行测试总线(1)和该IP核的边缘封装单元链路(3)完成IP核原始输入输出端口相应测试码和测试响应的输入输出；根据IP核选择译码单元(5)产生的IP核选择信号，在选中某一IP核的同时，也选中相应的边缘封装单元链路，并与时钟控制单元(4)一起作用，屏蔽其它IP核的测试时钟和其它边缘封装单元链路的测试时钟，高阻其它IP核DFT接口中的输入输出端口和其它边缘封装单元链路的输入输出端口，使其它IP核和边缘封装单元链路均处于休眠状态，进而使被选中IP核进行单独测试的同时，其边缘封装单元链路也独立使用串行测试总线(1)和测试时钟(WCLK)；通过此边缘封装单元链路实现IP核原始输入端口测试码的输入和IP核原始输出端口测试响应的输出。

11、根据权利要求8所述的集成电路片上系统中故障的测试方法，其特征在于所述的IP核核间连线故障的测试寻访机制(7)是每个IP核边缘封装单元链路(3)都与串行测试总线(1)相连；根据IP核选择译码单元(5)产生的IP核选择信号，在选中某一IP_i核的同时，也选中相应的边缘封装单元链路(3_i)，并与时钟控制单元(4)一起作用，屏蔽其它边缘封装单元链路的测试时钟，高阻其它边缘封装单元链路的输入输出端口，使其它边缘封装单元链路处于休眠状态，进而使被选中边缘封装单元链路能单独使用串行测试总线(1)和测试时钟(WCLK)；此时，首先通过串行测试总线(1)的WSI端口对该边缘封装单元链路3_i加入相应的IP核核间连线故障测试码，并将此测试码移位至边缘封装单元链路3_i的最后一个边缘封装单元；其次，选中IP_i+1核的边缘封装单元链路(3_i+1)，将IP_i核边缘封装单元链路3_i通过互连线传送来得信号移位至串行测试总线(1)的WSO端口；最后，对从WSO端口获得的数据进行分析，判断IP_i核至IP_i+1核传输方向的连线故障情况；因为IP核核间连线上信号的传输方向是双向的，对于由IP_{i +1}核至IP_i核传输方向的核间连线故障测试，其是一逆过程；首先，选中IP_i+1核的边缘封装单元链路(3_i+1)，通过串行测试总线(1)的WSI端口对其加入相应的IP核核间连线故障测试码，并将此测试码移位至边缘封装单元链路3_i+1的最后一个边缘封装单元；其次，选中IP_i核的边缘封装单元链路(3_i)，将IP_i+1核边缘封装单元链路3_i+1通过互连线传送来得信号移位至串行测试总线(1)的WSO端口；最后，对从WSO端口获得数据进行分析，判断IP_i+1核至IP_i核传输方向的连线故障情况，这样就完成了IP_i核与IP_i+1核的核间连线故障测试；重复上述过程，完成全部IP核核间连线故障的测试。

12、根据权利要求11所述的集成电路片上系统中故障的测试方法，其特征在于所述的IP核核间连线故障的测试码有四种基本码型：111111......、000000......、101010......和010101......。测试码的位数等于IP核选择译码单元(5)所选中IP核的输入输出端口数。