CN101587166B - 片上系统中嵌入式逻辑芯核的故障测试系统 - Google Patents
片上系统中嵌入式逻辑芯核的故障测试系统 Download PDFInfo
- Publication number
- CN101587166B CN101587166B CN2009100538526A CN200910053852A CN101587166B CN 101587166 B CN101587166 B CN 101587166B CN 2009100538526 A CN2009100538526 A CN 2009100538526A CN 200910053852 A CN200910053852 A CN 200910053852A CN 101587166 B CN101587166 B CN 101587166B
- Authority
- CN
- China
- Prior art keywords
- test
- unit
- test wrapper
- logic cores
- port
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明涉及一种片上系统中嵌入式逻辑芯核的故障测试系统。它是为完善片上系统可测试性而增加的电路，其电路由一个测试访问通道组、n个测试环、n个逻辑芯核测试控制单元、一个逻辑芯核测试控制总线和一个逻辑芯核测试选择控制单元组成，n为片上系统中逻辑芯核的数量。采用本发明，能够对各个已深深嵌入片上系统内的逻辑芯核实现全面的测试访问，并且能够保证各个逻辑芯核在测试过程中的相互隔离和有效控制。本发明电路结构简单，适用于各种使用嵌入式逻辑芯核重用设计方法构建的片上系统。
Description
技术领域
本发明涉及一种集成电路故障测试系统，特别是一种可重复应用于片上系统(SOCSystem on a Chip)集成电路的故障测试系统。
背景技术
先进的半导体处理技术和设计技术大大提升了复杂系统集成电路设计成功的可能性。传统基于标准单元库的设计方法，逐渐被使用更大规模可重用逻辑芯核(IntellectualProperty Core)的设计方法所取代。由于逻辑芯核重用设计方法的使用，集成电路的设计规模和实现功能发生了突变，由原来超大规模集成电路(VLSI，Very Large Scale IntegrationCircuit)发展到目前的片上系统。但是，随着片上系统设计规模增大、功能复杂度提高，及设计周期缩短，一个严峻的问题日益显现，即片上系统的测试已成为阻碍片上系统发展的瓶颈性问题。有效降低片上系统的测试难度和测试成本，已成为提升片上系统综合竞争力的一个非常重要途径。
片上系统通常由来自不同厂商的各种逻辑芯核所组成，并可划分为逻辑芯核层和系统层。逻辑芯核供应商除了向片上系统集成者提供逻辑芯核的基本电路设计信息外，还提供相应逻辑芯核的测试激励与正确测试响应等测试图形信息。为解决片上系统的测试问题，目前主要是在片上系统设计阶段加入可测试性设计(DFT Design for Testability)部分，重点解决测试过程中的三个基本问题，即测试访问、测试隔离和测试控制，从而提高片上系统中嵌入式逻辑芯核的测试可控性和测试可观性。
在片上系统中，逻辑芯核已深深嵌入芯片中，除芯片外围少量与芯片引脚相连的逻辑芯核外，大部分逻辑芯核无法从芯片引脚直接访问到逻辑芯核的输入/输出端，逻辑芯核输入/输出端失去了原有的可观性和可控性，使得片上系统中的逻辑芯核测试变得非常困难。因此，必须为逻辑芯核建立与提供相应的测试访问通道。基于测试访问通道，可以在测试过程中向特定的逻辑芯核输入端施加测试激励；基于测试访问通道，也可以在测试过程中从特定的逻辑芯核输出端获取测试响应，进而完成测试访问工作。
针对片上系统中内嵌有多个逻辑芯核，为避免在逻辑芯核测试中的相互干扰，则需要在逻辑芯核测试过程中对逻辑芯核进行测试隔离，即在每个逻辑芯核的外围加上测试环，其可以使被测逻辑芯核的输入/输出端与片上其他相连接逻辑芯核的输入/输出端相隔离。在测试过程中，测试环一方面可保证被测逻辑芯核的测试响应不会将片上其他逻辑芯核带入某种危险的工作状态；另一方面可保证片上其他逻辑芯核的工作不会干扰被测逻辑芯核的正常测试。进而达到分而治之的目的。
在片上系统测试过程中，当测试某一逻辑芯核时，就要激活该逻辑芯核并使其处于测试状态；当某一逻辑芯核测试完成就要将该逻辑芯核置于测试复位状态；当整个片上系统测试完成时，就要将所有逻辑芯核置于正常工作状态。这些就是片上系统测试控制器要完成的基本工作。
国际上，针对嵌入式逻辑芯核集成电路测试方法的研究已有十多年了，相应的国际标准IEEE Std 1500于2007年11月由国际电工委员会(IEC，International ElectrotechnicalCommission)正式发布1.0版本。但是，有一点必须注意，此标准只是对测试环的功能与行为有较完整的设计定义，而对测试访问通道和测试控制器等只给出了一种框架性的定义，至今尚未确定，完全开放给全世界的研究工作者，有待各国研究工作者的进一步完善。
发明内容
本发明的目的在于针对已有技术存在的缺陷提供一种片上系统中嵌入式逻辑芯核的故障测试系统。其电路结构简单，适用于各种使用嵌入式逻辑芯核重用设计方法构建的片上系统。为达上述目的，本发明采用下述技术方案：
一种片上系统中嵌入式逻辑芯核的故障测试系统，能用于完成片上系统中各个逻辑芯核的测试；它是为完善片上系统可测试性而增加的电路，其特征在于：其电路由一个测试访问通道组、n个测试环、n个逻辑芯核测试控制单元、一个逻辑芯核测试控制总线与一个逻辑芯核测试选择控制单元组成，n为片上系统中逻辑芯核的数量；所述测试访问通道组有一组外接测试访问通道信号输入引脚和一组外接测试访问通道信号输出引脚，而在片内输出连接各个逻辑芯核的所述测试环；每一所述测试环有一组外接片上系统功能信号输入引脚或片上系统功能信号输出引脚，而在片内连接内部逻辑芯核和输出连接对应同一逻辑芯核的所述逻辑芯核测试控制单元及其它测试环；每一所述逻辑芯核测试控制单元片内输出连接所述测试访问通道组和同一逻辑芯核的所述测试环；所述逻辑芯核测试控制总线有一个外接输入型测试环单元功能切换信号输入引脚、一个外接测试链路时钟信号输入引脚和一组外接测试链路测试使能信号输入引脚，而在片内输出连接各个所述逻辑芯核测试控制单元；所述逻辑芯核测试选择控制单元有一个外接测试选择信号输入引脚、一个外接测试选择信号锁存控制信号输入引脚、一个外接逻辑芯核测试选择控制单元时钟信号输入引脚和一个外接逻辑芯核测试选择控制单元复位信号输入引脚，而在片内输出连接各个所述逻辑芯核测试控制单元。
上述的测试访问通道组由m个测试访问通道组成，每一个测试访问通道由一根测试访问输入总线与一根测试访问输出总线组成，其中，每一根测试访问输入总线外接一个测试访问通道信号输入引脚，每一根测试访问输出总线外接一个测试访问通道信号输出引脚，m大于单个逻辑芯核与对应的所述测试环所包含的测试链路数k；在片内，测试访问输入总线与测试环相连接，测试访问输出总线与逻辑芯核测试控制单元相连接。
上述的测试环由逻辑芯核各个功能输入/输出端口上的输入型测试环单元、输出型测试环单元和双向型测试环单元所组成。连接方式：输入型测试环单元、输出型测试环单元、双向型测试环单元与逻辑芯核内扫描链可以按需要建立多条测试链路，每一条完整的测试链路均有一个输入型测试环单元功能切换信号输入端口、一个测试链路时钟信号输入端口、一个测试环单元成链使能信号输入端口、一个输出型测试环单元功能切换信号输入端口和一个逻辑芯核内扫描链使能信号输入端口；在任一条完整的测试链路中，输入型测试环单元有一个连接测试环功能信号输入端口的测试环单元功能信号输入端口和一个连接测试链路输入端口的测试环单元链路输入端口，在单元外输出连接逻辑芯核和后续一个输入型测试环单元；后续输入型测试环单元有一个连接测试环功能信号输入端口的测试环单元功能信号输入端口和一个连接前一个输入型测试环单元中测试环单元链路输出端口的测试环单元链路输入端口，在单元外输出连接逻辑芯核和后续一个输入型测试环单元；如此重复，直至本条测试链路中最后一个输入型测试环单元；本条测试链路中最后一个输入型测试环单元有一个连接测试环功能信号输入端口的测试环单元功能信号输入端口和一个连接前一个输入型测试环单元中测试环单元链路输出端口的测试环单元链路输入端口，在单元外输出连接逻辑芯核和一个双向型测试环单元；双向型测试环单元有一个连接测试环功能信号双向端口的双向型测试环单元功能信号双向端口、一个连接逻辑芯核功能信号双向端口的双向型测试环单元功能信号双向端口和一个连接输入型测试环单元中测试环单元链路输出端口的测试环单元链路输入端口，在单元外输出连接后续一个双向型测试环单元；后续双向型测试环单元有一个连接测试环功能信号双向端口的双向型测试环单元功能信号双向端口、一个连接逻辑芯核功能信号双向端口的双向型测试环单元功能信号双向端口和一个连接前一个双向型测试环单元中测试环单元链路输出端口的测试环单元链路输入端口，在单元外输出连接后续一个双向型测试环单元；如此重复，直至本条测试链路中最后一个双向型测试环单元；本条测试链路中最后一个双向型测试环单元有一个连接测试环功能信号双向端口的双向型测试环单元功能信号双向端口、一个连接逻辑芯核功能信号双向端口的双向型测试环单元功能信号双向端口和一个连接前一个双向型测试环单元中测试环单元链路输出端口的测试环单元链路输入端口，在单元外输出连接逻辑芯核；输出型测试环单元)有一个连接逻辑芯核功能信号输出端口的测试环单元功能信号输入端口和一个连接逻辑芯核内扫描链输出端口的测试环单元链路输入端口，在单元外输出连接其它测试环或片上系统功能信号输出引脚和后续一个输出型测试环单元；后续输出型测试环单元有一个连接逻辑芯核功能信号输出端口的测试环单元功能信号输入端口和一个连接前一个输出型测试环单元中测试环单元链路输出端口的测试环单元链路输入端口，在单元外输出连接其它测试环或片上系统功能信号输出引脚和后续一个输出型测试环单元；如此重复，直至本条测试链路中最后一个输出型测试环单元；本条测试链路中最后一个输出型测试环单元有一个连接逻辑芯核功能信号输出端口的测试环单元功能信号输入端口和一个连接前一个输出型测试环单元中测试环单元链路输出端口的测试环单元链路输入端口，在单元外输出连接其它测试环或片上系统功能信号输出引脚和逻辑芯核测试控制单元。
上述的输入型测试环单元是IEEE Std 1500标准提出的一个电路，它由两个二选一选择器和一个D触发器组成。连接方式：二选一选择器有一个测试环单元成链使能信号输入端口和一个测试环单元链路输入端口，在单元内输出连接D触发器的数据输入端口；D触发器有一个测试链路时钟信号输入端口和一个测试环单元链路输出端口，在单元内输出连接二选一选择器的输入端；二选一选择器有一个测试环单元功能信号输入端口、一个输入型测试环单元功能切换信号输入端口和一个测试环单元功能信号输出端口，在单元内输出连接二选一选择器的输入端。
上述的输出型测试环单元是IEEE Std 1500标准提出的一个电路，它由两个二选一选择器和一个D触发器组成。连接方式：二选一选择器有一个测试环单元成链使能信号输入端口和一个测试环单元链路输入端口，在单元内输出连接D触发器的数据输入端口；D触发器有一个测试链路时钟信号输入端口和一个测试环单元链路输出端口，在单元内输出连接二选一选择器的输入端；二选一选择器有一个测试环单元功能信号输入端口、一个输出型测试环单元功能切换信号输入端口和一个测试环单元功能信号输出端口，在单元内输出连接二选一选择器的输入端。
上述的双向型测试环单元由三个二选一的选择器、一个D触发器、两个高电平有效三态门和两个低电平有效三态门组成。连接方式：二选一选择器有一个测试环单元成链使能信号输入端口和一个测试环单元链路输入端口，在单元内输出连接D触发器的数据输入端口；D触发器有一个测试链路时钟信号输入端口和一个测试环单元链路输出端口，在单元内输出连接二选一选择器的输入端；二选一选择器有一个输入型测试环单元功能切换信号输入端口、一个输出型测试环单元功能切换信号输入端口和一个双向型测试环单元功能端口方向切换控制信号输入端口，在单元内输出连接二选一选择器的选择控制端；二选一选择器在单元内输出连接高电平有效三态门的输入端、低电平有效三态门的输入端和二选一选择器的输入端；高电平有效三态门有一个双向型测试环单元功能端口方向切换控制信号输入端口和一个双向型测试环单元功能信号双向端口，在单元内输出连接二选一选择器的输入端；低电平有效三态门有一个双向型测试环单元功能端口方向切换控制信号输入端口和一个双向型测试环单元功能信号双向端口，在单元内输出连接二选一选择器的输入端；高电平有效三态门有一个双向型测试环单元功能端口方向切换控制信号输入端口和一个双向型测试环单元功能信号双向端口，在单元内输出连接低电平有效三态门的输入端；低电平有效三态门有一个双向型测试环单元功能端口方向切换控制信号输入端口和一个双向型测试环单元功能信号双向端口，在单元内输出连接高电平有效三态门的输入端。
上述的逻辑芯核测试控制单元由三个二输入与门和k个高电平有效三态门组成，其中，k为逻辑芯核与对应的所述测试环所包含的测试链路数。连接方式：二输入与门有一个连接逻辑芯核测试控制总线中输入型测试环单元功能切换信号输入总线的输入端和一个连接逻辑芯核测试选择控制单元中逻辑芯核测试选择控制信号输出端口的输入端，在单元外输出连接测试环；二输入与门有一个连接逻辑芯核测试控制总线中测试链路时钟信号输入总线的输入端和一个连接逻辑芯核测试选择控制单元中逻辑芯核测试选择控制信号输出端口的输入端，在单元外输出连接测试环；二输入与门有一个连接逻辑芯核测试控制总线中测试链路测试使能信号输入总线的输入端和一个连接逻辑芯核测试选择控制单元中逻辑芯核测试选择控制信号输出端口的输入端，在单元外输出连接测试环；k个高电平有效三态门分别有一个连接逻辑芯核测试选择控制单元中逻辑芯核测试选择控制信号输出端口的三态控制端和一个连接测试环中对应测试链路输出端口的输入端，在单元外输出连接测试访问通道组。
上述的逻辑芯核测试控制总线由一根输入型测试环单元功能切换信号输入总线、一根测试链路时钟信号输入总线和x根测试链路测试使能信号输入总线组成，其中，x为本测试系统中允许最多并行测试逻辑芯核数量。
上述的逻辑芯核测试选择控制单元由n个锁存器和n个带清零端D触发器组成，其中，n为片上系统中逻辑芯核的数量。连接方式：带清零端D触发器有一个连接测试选择信号输入引脚的数据输入端、一个连接逻辑芯核测试选择控制单元时钟信号输入引脚的时钟输入端和一个连接逻辑芯核测试选择控制单元复位信号输入引脚的复位端，在单元内输出连接后续带清零端D触发器的数据输入端和对应锁存器的数据输入端；锁存器有一个连接测试选择信号锁存控制信号输入引脚的锁存控制端，在单元外输出连接逻辑芯核测试控制单元；除带清零端D触发器和锁存器外，n-1个带清零端D触发器和n-1个锁存器按下标相同序号组对并依次排列，其两者连接方式如同带清零端D触发器与锁存器，另外，带清零端D触发器的数据输出端连接带清零端D触发器的数据输入端。
附图说明
图1是本发明一个实施例的电路结构方框图。
图2是图1示例的电路原理图。
图3是图1示例中单个测试环与逻辑芯核中测试链路的电路原理图。
图4是图1示例中测试链路中输入型测试环单元的电路原理图。
图5是图1示例中输入型测试环单元的一般方框符号图。
图6是图1示例中输入型测试环单元的成链方框符号图。
图7是图1示例中测试链路中输出型测试环单元的电路原理图。
图8是图1示例中输出型测试环单元的一般方框符号图。
图9是图1示例中输出型测试环单元的成链方框符号图。
图10是图1示例中测试链路中双向型测试环单元的电路原理图。
图11是图1示例中双向型测试环单元的一般方框符号图。
图12是图1示例中双向型测试环单元的成链方框符号图。
图13是图1示例中逻辑芯核内扫描链的电路原理图。
图14是图1示例中测试链路成链顺序的电路结构方框图。
图15是图1示例中逻辑芯核测试选择控制单元的电路原理图。
图16是图1示例中逻辑芯核测试选择控制变更时间的二维装箱示例图。
具体实施方式
本发明的一个优先实施例是：参见图1，本片上系统中嵌入式逻辑芯核的故障测试系统是为完善嵌入式逻辑芯核故障测试而增加的电路。其电路由一个测试访问通道组1、n个测试环2、n个逻辑芯核测试控制单元3、一个逻辑芯核测试控制总线4与一个逻辑芯核测试选择控制单元5组成，n为片上系统中逻辑芯核的数量。
本电路结构是：参见图1，测试访问通道组1有一组外接测试访问通道信号输入引脚TCI和一组外接访问测试通道信号输出引脚TCO，而在片内输出连接各个逻辑芯核的测试环2；每一个测试环2有一组外接片上系统功能信号输入引脚PI或片上系统功能信号输出引脚PO，而在片内连接内部逻辑芯核和输出连接对应同一逻辑芯核的逻辑芯核测试控制单元3及其它测试环2；每一个逻辑芯核测试控制单元3片内输出连接访问测试通道组1和对应同一逻辑芯核的测试环2；逻辑芯核测试控制总线4有一个外接输入型测试环单元功能切换信号输入引脚WTENI、一个外接测试链路时钟信号输入引脚TSCLK和一组外接测试链路测试使能信号输入引脚TSEN，而在片内输出连接各个逻辑芯核测试控制单元3；逻辑芯核测试选择控制单元5有一个外接测试选择信号输入引脚TSI、一个外接测试选择信号锁存控制信号输入引脚TSL、一个外接逻辑芯核测试选择控制单元时钟信号输入引脚TSC和一个外接逻辑芯核测试选择控制单元复位信号输入引脚TSR，而在片内输出连接各个逻辑芯核测试控制单元3。参见图2，上述的测试访问通道组1由m个测试访问通道组成，每一个测试访问通道由一根测试访问输入总线与一根测试访问输出总线组成，其中，每一根测试访问输入总线外接一个测试访问通道信号输入引脚TCI，每一根测试访问输出总线外接一个测试访问通道信号输出引脚TCO，m一般设计为大于单个逻辑芯核与对应测试环2所包含的测试链路数k；在片内，测试访问输入总线与各个测试环2相连接，测试访问输出总线与各个逻辑芯核测试控制单元3相连接；每个测试逻辑芯核所包含的各条测试链路应分别连接不通的测试访问通道，但无特定的要求；并行测试逻辑芯核所包含的各条测试链路应分别连接不同的测试访问通道，但无特定的顺序要求；对于不同测试时刻的测试逻辑芯核，它们包含的测试链路端口可以复用相同的测试访问通道。参见图3、图5、图8和图11，上述的测试环2由逻辑芯核各个功能输入/输出端口上的输入型测试环单元、输出型测试环单元和双向型测试环单元所组成；连接方式：输入型测试环单元、输出型测试环单元、双向型测试环单元与逻辑芯核内扫描链可以按需要建立多条测试链路，每一条完整的测试链路均有一个输入型测试环单元功能切换信号输入端口wteni、一个测试链路时钟信号输入端口tsclk、一个测试环单元成链使能信号输入端口wsen、一个输出型测试环单元功能切换信号输入端口wteno和一个逻辑芯核内扫描链使能信号输入端口sen；在任一条完整的测试链路中，输入型测试环单元ij1有一个连接测试环功能信号输入端口fiw[u]的测试环单元功能信号输入端口di和一个连接测试链路输入端口tci[j]的测试环单元链路输入端口wsi，在单元外输出连接逻辑芯核和后续一个输入型测试环单元ij2；后续输入型测试环单元ij2有一个连接测试环功能信号输入端口fiw[u+1]的测试环单元功能信号输入端口di和一个连接前一个输入型测试环单元ij1中测试环单元链路输出端口wso的测试环单元链路输入端口wsi，在单元外输出连接逻辑芯核和后续一个输入型测试环单元；如此重复，直至本条测试链路中最后一个输入型测试环单元；本条测试链路中最后一个输入型测试环单元有一个连接测试环功能信号输入端口的测试环单元功能信号输入端口di和一个连接前一个输入型测试环单元中测试环单元链路输出端口wso的测试环单元链路输入端口wsi，在单元外输出连接逻辑芯核和一个双向型测试环单元ioj1；双向型测试环单元ioj1有一个连接测试环功能信号双向端口fiow[w]的双向型测试环单元功能信号双向端口dio1、一个连接逻辑芯核功能信号双向端口fiol[w]的双向型测试环单元功能信号双向端口dio2和一个连接输入型测试环单元中测试环单元链路输出端口wso的测试环单元链路输入端口wsi，在单元外输出连接后续一个双向型测试环单元ioj2；后续双向型测试环单元ioj2有一个连接测试环功能信号双向端口fiow[w+1]的双向型测试环单元功能信号双向端口dio1、一个连接逻辑芯核功能信号双向端口fiol[w+1]的双向型测试环单元功能信号双向端口dio2和一个连接前一个双向型测试环单元ioj1中测试环单元链路输出端口wso的测试环单元链路输入端口wsi，在单元外输出连接后续一个双向型测试环单元；如此重复，直至本条测试链路中最后一个双向型测试环单元；本条测试链路中最后一个双向型测试环单元有一个连接测试环功能信号双向端口的双向型测试环单元功能信号双向端口dio1、一个连接逻辑芯核功能信号双向端口的双向型测试环单元功能信号双向端口dio2和一个连接前一个双向型测试环单元中测试环单元链路输出端口wso的测试环单元链路输入端口wsi，在单元外输出连接逻辑芯核；输出型测试环单元oj1有一个连接逻辑芯核功能信号输出端口fol[v]的测试环单元功能信号输入端口di和一个连接逻辑芯核内扫描链输出端口的测试环单元链路输入端口wsi，在单元外输出连接其它测试环或片上系统功能信号输出引脚和后续一个输出型测试环单元oj2；后续输出型测试环单元oj2有一个连接逻辑芯核功能信号输出端口fol[v+1]的测试环单元功能信号输入端口di和一个连接前一个输出型测试环单元oj1中测试环单元链路输出端口wso的测试环单元链路输入端口wsi，在单元外输出连接其它测试环或片上系统功能信号输出引脚和后续一个输出型测试环单元；如此重复，直至本条测试链路中最后一个输出型测试环单元；本条测试链路中最后一个输出型测试环单元有一个连接逻辑芯核功能信号输出端口的测试环单元功能信号输入端口di和一个连接前一个输出型测试环单元中测试环单元链路输出端口wso的测试环单元链路输入端口wsi，在单元外输出连接其它测试环或片上系统功能信号输出引脚和逻辑芯核测试控制单元3；参见图4，上述的输入型测试环单元是IEEE Std 1500标准提出的一个电路，它由两个二选一选择器M1、M2和一个D触发器F1组成；连接方式：二选一选择器M1有一个测试环单元成链使能信号输入端口wsen和一个测试环单元链路输入端口wsi，在单元内输出连接D触发器F1的数据输入端口D；D触发器F1有一个测试链路时钟信号输入端口tsclk和一个测试环单元链路输出端口wso，在单元内输出连接二选一选择器M2的输入端；二选一选择器M2有一个测试环单元功能信号输入端口di、一个输入型测试环单元功能切换信号输入端口wteni和一个测试环单元功能信号输出端口do，在单元内输出连接二选一选择器M1的输入端。参见图7，上述的输出型测试环单元是IEEE Std 1500标准提出的一个电路，它由两个二选一选择器M3、M4和一个D触发器F2组成；连接方式：二选一选择器M3有一个测试环单元成链使能信号输入端口wsen和一个测试环单元链路输入端口wsi，在单元内输出连接D触发器F2的数据输入端口D；D触发器F2有一个测试链路时钟信号输入端口tsclk和一个测试环单元链路输出端口wso，在单元内输出连接二选一选择器M4的输入端；二选一选择器M4有一个测试环单元功能信号输入端口di、一个输出型测试环单元功能切换信号输入端口wteno和一个测试环单元功能信号输出端口do，在单元内输出连接二选一选择器M3的输入端。参见图10，上述的双向型测试环电路是由三个二选一的选择器M5、M6、M7、一个D触发器F3、两个高电平有效三态门G1、G2和两个低电平有效三态门E1、E2组成；连接方式：二选一选择器M5有一个测试环单元成链使能信号输入端口wsen和一个测试环单元链路输入端口wsi，在单元内输出连接D触发器F3的数据输入端口D；D触发器F3有一个测试链路时钟信号输入端口tsclk和一个测试环单元链路输出端口wso，在单元内输出连接二选一选择器M7的输入端；二选一选择器M6有一个输入型测试环单元功能切换信号输入端口wseni、一个输出型测试环单元功能切换信号输入端口wseno和一个双向型测试环单元功能端口方向切换控制信号输入端口dioc，在单元内输出连接二选一选择器M7的选择控制端；二选一选择器M7在单元内输出连接高电平有效三态门G2的输入端、低电平有效三态门E2的输入端和二选一选择器M5的输入端；高电平有效三态门G1有一个双向型测试环单元功能端口方向切换控制信号输入端口dioc和一个双向型测试环单元功能信号双向端口dio1，在单元内输出连接二选一选择器M7的输入端；低电平有效三态门E1有一个双向型测试环单元功能端口方向切换控制信号输入端口dioc和一个双向型测试环单元功能信号双向端口dio2，在单元内输出连接二选一选择器M7的输入端；高电平有效三态门G2有一个双向型测试环单元功能端口方向切换控制信号输入端口dioc和一个双向型测试环单元功能信号双向端口dio2，在单元内输出连接低电平有效三态门E1的输入端；低电平有效三态门E2有一个双向型测试环单元功能端口方向切换控制信号输入端口dioc和一个双向型测试环单元功能信号双向端口dio1，在单元内输出连接高电平有效三态门G1的输入端。参见图3、图5、图6、图8、图9、图11、图12、图13和图14，上述的测试链路由输入型测试环单元链、输出型测试环单元链、双向型测试环单元链和逻辑芯核内扫描链四部分构成；其成链顺序必须依次为输入型测试环单元链、双向型测试环单元链、逻辑芯核内扫描链、输出型测试环单元链；每一条测试链路不必完全包含四个部分，但所包含的任一部分必须按照成链顺序排列；对于一条完整的测试链路通常把除去输入型测试环单元链的部分叫做测试链路输出部分，把除去输出型测试环单元链的部分叫做测试链路输入部分。参见图13，上述的逻辑芯核内扫描链由y个二选一选择器N1、N2、……、Ny和y个D触发器S1、S2、……、Sy组成；连接方式：y个二选一选择器N1、N2、……、Ny的控制端口均连接逻辑芯核内测试链使能信号输入端口sen，用于逻辑芯核内扫描链工作状态控制；y个D触发器S1、S2、……、Sy的时钟端口Clk均连接测试链路时钟信号输入端口tsclk，用于保持与测试链路的时钟一致；测试激励信号通过逻辑芯核内扫描链输入端口si串行输入，再通过逻辑芯核内扫描链测试激励并行输出端口ts1，ts2、……、tsy并行输出；测试响应信号通过逻辑芯核内扫描链测试响应并行输入端口tr1，tr2、……、try并行输入，再通过逻辑芯核内扫描链输出端口so串行输出；y个二选一选择器N1、N2、……、Ny与y个D触发器S1、S2、……、Sy交替排列，且每一个二选一选择器的输出端连接下一个D触发器的数据输入端D，除D触发器Sy外，每一个D触发器的数据输出端Q连接下一个二选一选择器的输入端。参见图2，上述的逻辑芯核测试控制单元3由三个二输入与门A1、A2、A3和k个高电平有效三态门H1、H2、……、Hk组成，其中，k为逻辑芯核与对应的测试环2所包含的测试链路数；连接方式：二输入与门A1有一个连接逻辑芯核测试控制总线4中输入型测试环单元功能切换信号输入总线WTENI的输入端和一个连接逻辑芯核测试选择控制单元5中逻辑芯核测试选择控制信号输出端口c的输入端，在单元外输出连接测试环2；二输入与门A2有一个连接逻辑芯核测试控制总线4中测试链路时钟信号输入总线TSCLK的输入端和一个连接逻辑芯核测试选择控制单元5中逻辑芯核测试选择控制信号输出端口c的输入端，在单元外输出连接测试环2；二输入与门A3有一个连接逻辑芯核测试控制总线4中测试链路测试使能信号输入总线TSEN的输入端和一个连接逻辑芯核测试选择控制单元5中逻辑芯核测试选择控制信号输出端口c的输入端，在单元外输出连接测试环2；k个高电平有效三态门H1、H2、……、Hk分别有一个连接逻辑芯核测试选择控制单元5中逻辑芯核测试选择控制信号输出端口c的三态控制端和一个连接测试环2中对应测试链路输出端口的输入端，在单元外输出连接测试访问通道组1。参见图2，上述的逻辑芯核测试控制总线4由一根输入型测试环单元功能切换信号输入总线WTENI、一根测试链路时钟信号输入总线TSCLK和x根测试链路测试使能信号输入总线TSEN组成，其中，x为本测试系统中允许最多并行测试逻辑芯核数量。参见图15，上述的逻辑芯核测试选择控制单元5由n个锁存器L1、L2、……、Ln和n个带清零端D触发器D1、D2、……、Dn组成，n为片上系统逻辑芯核的数量；连接方式：带清零端D触发器D1有一个连接测试选择信号输入引脚TSI的数据输入端D、一个连接逻辑芯核测试选择控制单元时钟信号输入引脚TSC的时钟输入端Clk和一个连接逻辑芯核测试选择控制单元复位信号输入引脚TSR的复位端R，在单元内输出连接后续带清零端D触发器D2的数据输入端D和对应锁存器L1的数据输入端D；锁存器L1有一个连接测试选择信号锁存控制信号输入引脚TSL的锁存控制端EN，在单元外输出连接逻辑芯核测试控制单元3；除带清零端D触发器D1和锁存器L1外，n-1个带清零端D触发器D2、……、Dn和n-1个锁存器L2、……、Ln按下标相同序号组对并依次排列，其两者连接方式如同带清零端D触发器D1与锁存器L1，另外，带清零端D触发器Di的数据输出端Q连接带清零端D触发器Di+1的数据输入端D；逻辑芯核测试选择控制单元5有输出连接逻辑芯核测试控制单元3的n个逻辑芯核测试选择控制信号输出端口c1、c2、……、cn，用于控制各个逻辑芯核的测试选择。参见图16，其横轴上的七个时间点t0，t1、……、t6为逻辑芯核测试选择控制变更时刻，对应于逻辑芯核测试选择控制单元5在不同的变更时刻，从测试选择信号输入引脚TSI输入的测试选择信号通过D触发器链路的移位和锁存器的保持，并在片内由逻辑芯核测试选择控制信号输出端口c并行输出连接逻辑芯核测试控制单元3；假定当ci＝1和ci＝0时，分别表示对应逻辑芯核可进入测试工作或测试复位状态，则整个片上系统中嵌入式逻辑芯核的故障测试工作将得到简单而有效的控制。
Claims (9)
1.一种片上系统中嵌入式逻辑芯核的故障测试系统，能用于完成片上系统中各个逻辑芯核的测试；它是为完善片上系统可测试性而增加的电路，其特征在于：其电路由一个测试访问通道组(1)、n个测试环(2)、n个逻辑芯核测试控制单元(3)、一个逻辑芯核测试控制总线(4)与一个逻辑芯核测试选择控制单元(5)组成，n为片上系统中逻辑芯核的数量；所述测试访问通道组(1)有一组外接测试访问通道信号输入引脚(TCI)和一组外接测试访问通道信号输出引脚(TCO)，而在片内输出连接各个逻辑芯核的所述测试环(2)；每一所述测试环(2)有一组外接片上系统功能信号输入引脚(PI)或片上系统功能信号输出引脚(PO)，而在片内连接逻辑芯核和输出连接对应同一逻辑芯核的所述逻辑芯核测试控制单元(3)及其它测试环(2)；每一所述逻辑芯核测试控制单元(3)片内输出连接所述测试访问通道组(1)和同一逻辑芯核的所述测试环(2)；所述逻辑芯核测试控制总线(4)有一个输入型测试环单元功能切换信号输入引脚(WTENI)、一个测试链路时钟信号输入引脚(TSCLK)和一组测试链路测试使能信号输入引脚(TSEN)，而在片内输出连接各个所述逻辑芯核测试控制单元(3)；所述逻辑芯核测试选择控制单元(5)有一个测试选择信号输入引脚(TSI)、一个测试选择信号锁存控制信号输入引脚(TSL)、一个逻辑芯核测试选择控制单元时钟信号输入引脚(TSC)和一个逻辑芯核测试选择控制单元复位信号输入引脚(TSR)，而在片内输出连接各个所述逻辑芯核测试控制单元(3)。
2.根据权利要求1所述的片上系统中嵌入式逻辑芯核的故障测试系统，其特征在于所述测试访问通道组(1)由m个测试访问通道组成，每一个测试访问通道由一根测试访问输入总线与一根测试访问输出总线组成，其中，每一根测试访问输入总线外接一个测试访问通道信号输入引脚(TCI)，每一根测试访问输出总线外接一个测试访问通道信号输出引脚(TCO)，m大于单个逻辑芯核与对应所述测试环(2)所包含的测试链路数k；在片内，测试访问输入总线与各个所述测试环(2)相连接，测试访问输出总线与各个所述逻辑芯核测试控制单元(3)相连接。
3.根据权利要求1所述的片上系统中嵌入式逻辑芯核的故障测试系统，其特征在于所述测试环(2)由逻辑芯核各个功能输入/输出端口上的输入型测试环单元、输出型测试环单元和双向型测试环单元所组成；连接方式：输入型测试环单元、输出型测试环单元、双向型测试环单元与逻辑芯核内扫描链按需要建立多条测试链路，每一条完整的测试链路均有一个输入型测试环单元功能切换信号输入端口(wteni)、一个测试链路时钟信号输入端口(tsclk)、一个测试环单元成链使能信号输入端口(wsen)、一个输出型测试环单元功能切换信号输入端口(wteno)和一个逻辑芯核内扫描链使能信号输入端口(sen)；在任一条完整的测试链路中，输入型测试环单元(ij1)有一个连接测试环功能信号输入端口(fiw[u])的测试环单元功能信号输入端口(di)和一个连接测试链路输入端口tci[j]的测试环单元链路输入端口(wsi)，在单元外输出连接逻辑芯核和后续一个输入型测试环单元(ij2)；后续输入型测试环单元(ij2)有一个连接测试环功能信号输入端口fiw[u+1]的测试环单元功能信号输入端口(di)和一个连接前一个输入型测试环单元(ij1)中测试环单元链路输出端口(wso)的测试环单元链路输入端口(wsi)，在单元外输出连接逻辑芯核和后续一个输入型测试环单元；如此重复，直至本条测试链路中最后一个输入型测试环单元；本条测试链路中最后一个输入型测试环单元有一个连接测试环功能信号输入端口的测试环单元功能信号输入端口(di)和一个连接前一个输入型测试环单元中测试环单元链路输出端口(wso)的测试环单元链路输入端口(wsi)，在单元外输出连接逻辑芯核和一个双向型测试环单元ioj1；双向型测试环单元ioj1有一个连接测试环功能信号双向端口fiow[w]的双向型测试环单元功能信号双向端口dio1、一个连接逻辑芯核功能信号双向端口fio1[w]的双向型测试环单元功能信号双向端口dio2和一个连接输入型测试环单元中测试环单元链路输出端口(wso)的测试环单元链路输入端口(wsi)，在单元外输出连接后续一个双向型测试环单元ioj2；后续双向型测试环单元ioj2有一个连接测试环功能信号双向端口fiow[w+1]的双向型测试环单元功能信号双向端口dio1、一个连接逻辑芯核功能信号双向端口fio1[w+1]的双向型测试环单元功能信号双向端口dio2和一个连接前一个双向型测试环单元ioj1中测试环单元链路输出端口(wso)的测试环单元链路输入端口(wsi)，在单元外输出连接后续一个双向型测试环单元；如此重复，直至本条测试链路中最后一个双向型测试环单元；本条测试链路中最后一个双向型测试环单元有一个连接测试环功能信号双向端口的双向型测试环单元功能信号双向端口dio1、一个连接逻辑芯核功能信号双向端口的双向型测试环单元功能信号双向端口dio2和一个连接前一个双向型测试环单元中测试环单元链路输出端口(wso)的测试环单元链路输入端口(wsi)，在单元外输出连接逻辑芯核；输出型测试环单元oj1有一个连接逻辑芯核功能信号输出端口fo1[v]的测试环单元功能信号输入端口(di)和一个连接逻辑芯核内扫描链输出端口的测试环单元链路输入端口(wsi)，在单元外输出连接其它测试环或片上系统功能信号输出引脚和后续一个输出型测试环单元oj2；后续输出型测试环单元oj2有一个连接逻辑芯核功能信号输出端口fo1[v+1]的测试环单元功能信号输入端口(di)和一个连接前一个输出型测试环单元oj1中测试环单元链路输出端口(wso)的测试环单元链路输入端口(wsi)，在单元外输出连接其它测试环或片上系统功能信号输出引脚和后续一个输出型测试环单元；如此重复，直至本条测试链路中最后一个输出型测试环单元；本条测试链路中最后一个输出型测试环单元有一个连接逻辑芯核功能信号输出端口的测试环单元功能信号输入端口(di)和一个连接前一个输出型测试环单元中测试环单元链路输出端口(wso)的测试环单元链路输入端口(wsi)，在单元外输出连接其它测试环或片上系统功能信号输出引脚和逻辑芯核测试控制单元(3)。
4.根据权利要求3所述的片上系统中嵌入式逻辑芯核的故障测试系统，其特征在于所述的输入型测试环单元是IEEE Std 1500标准提出的一个电路，它由两个二选一选择器M1、M2和一个D触发器F1组成；连接方式：二选一选择器M1有一个测试环单元成链使能信号输入端口(wsen)和一个测试环单元链路输入端口(wsi)，在单元内输出连接D触发器F1的数据输入端口(D)；D触发器F1有一个测试链路时钟信号输入端口(tsclk)和一个测试环单元链路输出端口(wso)，在单元内输出连接二选一选择器M2的输入端；二选一选择器M2有一个测试环单元功能信号输入端口(di)、一个输入型测试环单元功能切换信号输入端口(wteni)和一个测试环单元功能信号输出端口(do)，在单元内输出连接二选一选择器M1的输入端。
5.根据权利要求3所述的片上系统中嵌入式逻辑芯核的故障测试系统，其特征在于所述的输出型测试环单元是IEEE Std 1500标准提出的一个电路，它由两个二选一选择器M3、M4和一个D触发器F2组成；连接方式：二选一选择器M3有一个测试环单元成链使能信号输入端口(wsen)和一个测试环单元链路输入端口(wsi)，在单元内输出连接D触发器F2的数据输入端口(D)；D触发器F2有一个测试链路时钟信号输入端口(tsclk)和一个测试环单元链路输出端口(wso)，在单元内输出连接二选一选择器M4的输入端；二选一选择器M4有一个测试环单元功能信号输入端口(di)、一个输出型测试环单元功能切换信号输入端口(wteno)和一个测试环单元功能信号输出端口(do)，在单元内输出连接二选一选择器M3的输入端。
6.根据权利要求3所述的片上系统中嵌入式逻辑芯核的故障测试系统，其特征在于所述的双向型测试环单元由三个二选一的选择器M5、M6、M7、一个D触发器F3、两个高电平有效三态门G1、G2和两个低电平有效三态门E1、E2组成；连接方式：二选一选择器M5有一个测试环单元成链使能信号输入端口(wsen)和一个测试环单元链路输入端口(wsi)，在单元内输出连接D触发器F3的数据输入端口(D)；D触发器F3有一个测试链路时钟信号输入端口(tsclk)和一个测试环单元链路输出端口(wso)，在单元内输出连接二选一选择器M7的输入端；二选一选择器M6有一个输入型测试环单元功能切换信号输入端口(wseni)、一个输出型测试环单元功能切换信号输入端口(wseno)和一个双向型测试环单元功能端口方向切换控制信号输入端口(dioc)，在单元内输出连接二选一选择器M7的选择控制端；二选一选择器M7在单元内输出连接高电平有效三态门G2的输入端、低电平有效三态门E2的输入端和二选一选择器M5的输入端；高电平有效三态门G1有一个双向型测试环单元功能端口方向切换控制信号输入端口(dioc)和一个双向型测试环单元功能信号双向端口(dio1)，在单元内输出连接二选一选择器M7的输入端；低电平有效三态门E1有一个双向型测试环单元功能端口方向切换控制信号输入端口(dioc)和一个双向型测试环单元功能信号双向端口dio2，在单元内输出连接二选一选择器M7的输入端；高电平有效三态门G2有一个双向型测试环单元功能端口方向切换控制信号输入端口(dioc)和一个双向型测试环单元功能信号双向端口dio2，在单元内输出连接低电平有效三态门E1的输入端；低电平有效三态门E2有一个双向型测试环单元功能端口方向切换控制信号输入端口(dioc)和一个双向型测试环单元功能信号双向端口dio1，在单元内输出连接高电平有效三态门G1的输入端。
7.根据权利要求1所述的片上系统中嵌入式逻辑芯核的故障测试系统，其特征在于所述逻辑芯核测试控制单元(3)由三个二输入与门A1、A2、A3和k个高电平有效三态门H1、H2、……、Hk组成，其中，k为逻辑芯核与对应的所述测试环(2)所包含的测试链路数；连接方式：二输入与门A1有一个连接逻辑芯核测试控制总线(4)中输入型测试环单元功能切换信号输入引脚(WTENI)的输入端和一个连接逻辑芯核测试选择控制单元(5)中逻辑芯核测试选择控制信号输出端口(c)的输入端，在单元外输出连接测试环(2)；二输入与门A2有一个连接逻辑芯核测试控制总线(4)中测试链路时钟信号输入引脚(TSCLK)的输入端和一个连接逻辑芯核测试选择控制单元(5)中逻辑芯核测试选择控制信号输出端口(c)的输入端，在单元外输出连接测试环(2)；二输入与门A3有一个连接逻辑芯核测试控制总线(4)中测试链路测试使能信号输入引脚(TSEN)的输入端和一个连接逻辑芯核测试选择控制单元(5)中逻辑芯核测试选择控制信号输出端口(c)的输入端，在单元外输出连接测试环(2)；k个高电平有效三态门H1、H2、……、Hk分别有一个连接逻辑芯核测试选择控制单元(5)中逻辑芯核测试选择控制信号输出端口(c)的三态控制端和一个连接测试环(2)中对应测试链路输出端口的输入端，在单元外输出连接测试访问通道组(1)。
8.根据权利要求1所述的片上系统中嵌入式逻辑芯核的故障测试系统，其特征在于所述逻辑芯核测试控制总线(4)由一根输入型测试环单元功能切换信号输入引脚(WTENI)、一根测试链路时钟信号输入引脚(TSCLK)和x根测试链路测试使能信号输入引脚(TSEN)组成，其中，x为本测试系统中允许最多并行测试逻辑芯核数量。
9.根据权利要求1所述的片上系统中嵌入式逻辑芯核的故障测试系统，其特征在于所述逻辑芯核测试选择控制单元(5)由n个锁存器L1、L2、……、Ln和n个带清零端D触发器D1、D2、……、Dn组成，其中，n为片上系统中逻辑芯核的数量；连接方式：带清零端D触发器D1有一个连接测试选择信号输入引脚(TSI)的数据输入端(D)、一个连接逻辑芯核测试选择控制单元时钟信号输入引脚(TSC)的时钟输入端(Clk)和一个连接逻辑芯核测试选择控制单元复位信号输入引脚(TSR)的复位端(R)，在单元内输出连接后续带清零端D触发器D2的数据输入端(D)和对应锁存器L1的数据输入端(D)；锁存器L1有一个连接测试选择信号锁存控制信号输入引脚(TSL)的锁存控制端(EN)，在单元外输出连接逻辑芯核测试控制单元(3)；除带清零端D触发器D1和锁存器L1外，n-1个带清零端D触发器D2、……、Dn和n-1个锁存器L2、……、Ln按下标相同序号组对并依次排列，其两者连接方式如同带清零端D触发器D1与锁存器L1，另外，带清零端D触发器Di的数据输出端(Q)连接带清零端D触发器Di+1的数据输入端(D)。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2009100538526A CN101587166B (zh) | 2009-06-26 | 2009-06-26 | 片上系统中嵌入式逻辑芯核的故障测试系统 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2009100538526A CN101587166B (zh) | 2009-06-26 | 2009-06-26 | 片上系统中嵌入式逻辑芯核的故障测试系统 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101587166A CN101587166A (zh) | 2009-11-25 |
| CN101587166B true CN101587166B (zh) | 2012-06-27 |
Family
ID=41371495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2009100538526A Expired - Fee Related CN101587166B (zh) | 2009-06-26 | 2009-06-26 | 片上系统中嵌入式逻辑芯核的故障测试系统 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN101587166B (zh) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101923133B (zh) * | 2010-01-21 | 2012-11-07 | 上海大学 | 集成电路片上系统核间连线故障的测试系统和方法 |
| GB2478178B (en) * | 2010-02-25 | 2014-10-01 | Endress & Hauser Gmbh & Co Kg | Field device for determining or monitoring a physical or chemical process variable |
| CN101976216B (zh) * | 2010-10-26 | 2012-09-05 | 哈尔滨工业大学 | 基于ieee 1500标准的ip核测试结构及测试方法 |
| CN102323536B (zh) * | 2011-05-31 | 2013-07-17 | 上海大学 | 片上系统中高速超宽总线故障测试系统和方法 |
| CN104049204A (zh) * | 2013-03-11 | 2014-09-17 | 中兴通讯股份有限公司 | 一种片上系统芯片测试方法、装置和系统 |
| CN104516992B (zh) * | 2013-09-27 | 2017-12-01 | 华为技术有限公司 | 一种验证方法及装置 |
| CN106226678B (zh) * | 2016-07-15 | 2019-02-15 | 中国人民解放军国防科学技术大学 | 一种基于并行施加测试激励的低功耗扫描测试方法及装置 |
| CN107294814A (zh) * | 2017-08-04 | 2017-10-24 | 郑州云海信息技术有限公司 | 一种片上网络的测试方法及装置 |
| CN113311319B (zh) * | 2021-06-01 | 2024-02-13 | 成都海光集成电路设计有限公司 | 集成电路芯片与配置方法以及测试系统和测试方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1734278A (zh) * | 2005-05-27 | 2006-02-15 | 上海大学 | 集成电路片上系统中故障的测试系统和方法 |
-
2009
- 2009-06-26 CN CN2009100538526A patent/CN101587166B/zh not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1734278A (zh) * | 2005-05-27 | 2006-02-15 | 上海大学 | 集成电路片上系统中故障的测试系统和方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN101587166A (zh) | 2009-11-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101587166B (zh) | 片上系统中嵌入式逻辑芯核的故障测试系统 | |
| DaSilva et al. | Overview of the IEEE P1500 Standard | |
| EP1709454B1 (en) | Test architecture and method | |
| US20120124437A1 (en) | Integrated circuit having a scan chain and testing method for a chip | |
| CN103678745B (zh) | 一种用于fpga的跨平台多层次集成设计系统 | |
| CN101329385B (zh) | 一种片上系统的调测系统、调测方法以及片上系统 | |
| CN106443412A (zh) | 一种ic测试装置及方法 | |
| EP1943533B1 (en) | Ic testing methods and apparatus | |
| US7512925B2 (en) | System and method for reducing test time for loading and executing an architecture verification program for a SoC | |
| US6745355B1 (en) | Semiconductor integrated circuit | |
| JPS63182585A (ja) | テスト容易化機能を備えた論理回路 | |
| US7657854B2 (en) | Method and system for designing test circuit in a system on chip | |
| CN102970013A (zh) | 基于扫描链的芯片内部寄存器复位方法及复位控制装置 | |
| KR20070007092A (ko) | 테스트 랩퍼 아키텍처, 랩퍼 입/출력 셀 및 이의 테스트방법, 집적회로, 자동 테스트 장치 | |
| CN108009055A (zh) | 一种修复保持时间违例的方法和装置 | |
| CN105224702A (zh) | 一种版图设计方法和版图设计系统 | |
| US7707021B2 (en) | Circuit emulation with state recovery | |
| TWI631355B (zh) | 用於元件集合的高效測試的通信及控制拓撲結構 | |
| Vranken et al. | ATPG padding and ATE vector repeat per port for reducing test data volume | |
| CN102200565B (zh) | 一种芯片测试装置 | |
| US20100146349A1 (en) | Semiconductor integrated circuit including logic circuit having scan path and test circuit for conducting scan path test | |
| CN102565665B (zh) | 一种电路检测装置及方法 | |
| JP2001507809A (ja) | コアのテスト制御 | |
| US7861197B2 (en) | Method of verifying design of logic circuit | |
| CN102445636B (zh) | 一种fpga六长线及其斜向互连开关的测试方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20120627 Termination date: 20180626 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |