CN1440069A - 具有扫描设计可测试性性能的非扫描设计测试点结构 - Google Patents

Abstract

具有扫描设计可测试性性能的非扫描设计测试点结构属于集成电路可测试性设计技术领域，其特征在于，在组合逻辑电路各可控测试点和各相应的受控触发器之间连接有：各输出端依次相间隔地和上述各可控测试点相连而各有一个输入端与上述各受控触发器相应输出端依次相连的由或门和与门相间隔地组成的门纵列，各输出端在和上述各或门的另一输入端相连的同时而其输入信号分别为下述数字电平彼此相异的各原始输入信号PI₁，PI₂，…，PI_k和统一的控制信号PR的另一个与门纵列。其中，PR＝0为正常工作状态，PR＝1为测试状态。上述另一个与门纵列可用或门纵列代替。与传统的扫描设计测试点结构相比它具有测试周期短，管脚开销省，故障覆盖率高的优点。

Description

具有扫描设计可测试性性能的非扫描设计测试点结构

技术领域

一种具有扫描设计可测试性性能的非扫描设计测试点结构属于集成电路可测试性设计技术领域。

背景技术

在集成电路可测试性设计技术上，目前普遍采用的完全扫描设计电路如图1所示，即每个D-触发器的数据输入端前插入一个多路转换器MUX，而触发器的输出连到下一个D-触发器多路转换器MUX的输入，它的优点是可将时序电路测试码产生问题简化为组合电路测试码产生问题，但同时也存在严重问题：(1)测试周期长，一个测试码需要L+1个测试周期才能置入，L为扫描链长度；(2)相应地，不能实现快速测试。这主要是因为在扫描环境下，测试只能在慢周期下完成，因而测试难以覆盖许多在快速测试下能够检测到的故障，也就是说，非扫描环境下的故障覆盖率反而比扫描环境下的故障覆盖率更令人信服些。

但是，现有的非扫描设计即使其故障覆盖率会更令人信赖些，却也不能真正改正可测试性，这主要是由于这些方法未能很好地解决管脚开销问题。图2即为现有的非扫描设计测试点结构。请把图2与图1相对照着看。在图1中，PI_s和PO_s分别是组合逻辑电路的原始输入和原始输出信号，PR是控制信号，也即选通信号test，scan-in与Scan-out分别是扫描输入与扫描输出信号，各D-触发器的状态受不同节拍的控制信号PR的控制并反映在scan-out端。在图2中，M₁和M₂分别是电路中不同的部分。图2a是原始电路；图2b是插入可观测点a后的电路；图2c是插入1-可探测试点后的电路，它表示：只要把额外的输入信号extrainput置“1”，就可使a处于“1”状态，而与M₁的状态无关。这样，就把电路M₁对电路M₂的影响置于可控状态，即没有“或”门时M₁是什么状态，M₂就会是什么状态；加了一个“或”门而且再加一个额外输入信号extra input并使其置“1”，则a点处于“1”状态而与M₁的状态无关。同理，图2d是插入0-可控测试点后的电路，只要使额外输入信号extra input置“0”，则可使a处于“0”状态而与M₁的状态无关。从而就可用额外输入信号extra input来控制电路M₁对电路M₂的影响以达到可测试性的目的。这种非扫描设计测试点结构的缺点是：要使a点处于“1”还是“0”状态需增加两个管脚，使管脚开销增大，随着控制点增多，管脚的开销将大为增加。

因而，已有的复位设计大都采用图3的结构。其中FF₁，FF₂，…，FF_n为加入测试点的触发器，I₁，I₂，…，I_n是测试点。各测试点均采用单一的控制信号PR来控制，以节省管脚开销。它可以使需处于“0”状态的各测试点I₁，…，I_i用“与”门来实现，使需处于“1”状态的各测试点I_j，…，I_n用“非”门和“或”门来实现，只要使控制信号PR处于“0”状态即可。但它的缺点正如图4所示，采用单一控制信号PR时它的故障覆盖率要比采用独立控制信号时低得多。

因而，对于非扫描设计测试点结构而言，关键是如何既节省管脚开销而又能不降低故障覆盖率。

发明内容

本发明的目的在于提供一种管脚开销小且故障覆盖率大的具有扫描设计可测试性性能的非扫描设计测试点结构。

本发明的特征在于：在组合逻辑电路各可控测试点l₁、l₂，…，ln和相应的各受控触发器FF₁、FF₂，…，FF_n之间连结有：各输出端依次相间隔地和上述各l₁、l₂，…，ln点相连而各有一个输入端与上述各受控触发器FF₁，FF₂，…，FF_n相应输出端依次相连的由或门和与门相间隔组成的门纵列，各输出端在和上述各或门的另一输入端相连的同时其输入信号分别为下述数字电平彼此相异的各原始输入信号PI₁、PI₂、…、PI_k和统一的控制信号PR的另一个与门纵列。

使用证明：它可实现预期目的。

附图说明

图1：完全扫描设计电路图。

图2：以前的测试点结构：

2a：原始电路；           2b：插入可观测点a；

2c：插入1-可控测试点；

2d：插入0-可控测试点。

图3：采用单一信号的非扫描设计电路图。

图4：采用独立控制信号与单一控制信号s5378的部分复位触发器的数量与故障覆盖率的关系曲线。

图5：本发明提出的非扫描设计测试点结构：

5a：原始电路；5b：0-可控测试点；5c：1-可控测试点。

图6：采用独立控制信号的可测试性设计结构。

图7：测试状态下可测试性设计的等效电路(PR＝1)。

图8：正常工作状态下可测试性设计的等效电路(PR＝0)。

具体实施方式

请见图5b及图5c。在本发明中，5b和5c中的PR是独立控制信号，它们是相连的；PI是原始输入信号，它们是相连后再接到组合电路CL中的。在正常工作状态下，PR＝0，无论原始输入PI是什么状态，a点都与M₁处于同一状态，对正常工作没有影响；在测试状态下，PR＝1，PI＝0，a点都与M₁处于同一状态，从而可把M₁的状态传递到a点送往电路M₂。在这里，a点相当于可测试点I₁，I₂，…，I_n，M₂相当于组合电路CL。把图5b、5c合并在一起，可如图6所示。

请见图6～图8。触发器FF₁，…，FF_i的控制信号共同关连着一个原始输入PI₁，触发器FF_j，…，FF_n的控制信号共同关连着另一原始输入PI_k，即一个原始信号可以关连多个控制信号。可控测试点都插入到触发器的输入出I₁，I₂，…，I_n，也可插入到电路中的任何位置，然后再经多达20个“异或”树e₁，e₂，…，e_h输出到一个多输入特征分析器MISR，因而所有的可控测试点即可观察点最终只需要一个额外的输出线extra output。整个可测试性设计的可控制逻辑只需要一个额外的控制即选通信号PR来控制。从而，整个可测试性设计只需要2个额外管脚。在正常工作状态下，PR＝0，请见图6及图8，无论PI是“0”还是“1”状态，可控测试点I₁，I₂，…，I_n的状态都由触发器FF₁，FF₂，…，FF_n的状态决定。图8是图6的等效电路图。在测试状态下，PR＝1，请见图6及图7，可控测试点I₁，I₂，…，I_n的状态反映了相应触发器FF₁，FF₂，…，FF_n的状态及PI₁，PI₂，…，PI_k的取值，实现了可测试性改进。图7是图6的等效电路图。各个输入为PR的与门可用或门代替。

表1是本发明的测试点结构与扫描设计方法的比较表。在表1中，Prset表示本发明的测试点结构的实验结果，opas和CoPS是两个优秀的部分扫描设计工具。前者由美国伊利诺亦大学提供，后者由AT&T贝尔实验室研制。符号ntp，FC，TE，tap分别表示测试点数目，故障覆盖率，测试效益，测试周期及扫描触发器数目，而Circuit表示电路名称，N/A表示未提供。符号a(b)表示a×10⁶，如7.04(5)＝7.04×10⁵。由表1可知，本发明的可测试性设计结构可以得到比两种部分扫描设计方法更好的可测试性改进，而测试周期又要小得多。

表2给出本发明与已有非扫描设计方法的比较，PreSet是AT&T贝尔实验室的设计方法。其中，rf，ob，po，vec分别表示可探测试点，可观测点，额外的管脚数及测试向量数。

Claims (3)

1.具有扫描设计可测试性性能的非扫描设计测试点结构，含有与门和或门，其特征在于，在组合逻辑电路各可控测试点l₁、l₂，…，ln和相应的各受控触发器FF₁、FF₂，…，FF_n之间连结有：各输出端依次相间隔地和上述各l₁、l₂，…，ln点相连而各有一个输入端与上述各受控触发器FF₁，FF₂，…，FF_n相应输出端依次相连的由或门和与门相间隔组成的门纵列，各输出端在和上述各或门的另一输入端相连的同时其输入信号分别为下述数字电平彼此相异的各原始输入信号PI₁、PI₂、…、PI_k和统一的控制信号PR的另一个与门纵列。

2.根据权利要求1的具有扫描设计可测试性性能的非扫描设计测试点结构，其特征在于：所述的控制信号PR为“0”时为工作状态。

3.根据权利要求1的具有扫描设计可测试性性能的非扫描设计测试点结构，其特征在于：所述的控制信号PR为“1”时为测试状态，原始输入信号PI₁、PI₂、…、PI_k直接连到复位触发器输出可控测试点的一个输入端。

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