CN102495356A - 扫描链异步复位寄存器复位端口处理方法 - Google Patents

扫描链异步复位寄存器复位端口处理方法 Download PDF

Info

Publication number
CN102495356A
CN102495356A CN2011103886595A CN201110388659A CN102495356A CN 102495356 A CN102495356 A CN 102495356A CN 2011103886595 A CN2011103886595 A CN 2011103886595A CN 201110388659 A CN201110388659 A CN 201110388659A CN 102495356 A CN102495356 A CN 102495356A
Authority
CN
China
Prior art keywords
register
reset
scan chain
combinational logic
logic circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2011103886595A
Other languages
English (en)
Other versions
CN102495356B (zh
Inventor
陈传东
何明华
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuzhou University
Original Assignee
Fuzhou University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuzhou University filed Critical Fuzhou University
Priority to CN201110388659.5A priority Critical patent/CN102495356B/zh
Publication of CN102495356A publication Critical patent/CN102495356A/zh
Application granted granted Critical
Publication of CN102495356B publication Critical patent/CN102495356B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明涉及扫描链复位信号处理技术领域，特别是一种扫描链异步复位寄存器复位端口处理方法，包括异步复位且复位信号由组合逻辑电路产生的寄存器组，其特征在于：在各寄存器与相对应的组合逻辑电路之间设置一或门，所述或门的一输入端与所述组合逻辑电路相连接，另一输入端输入一模式选择信号，所述或门的输出端接至所述寄存器的复位端。该方法不仅可减少内部导线，对后端布线有利，且无需额外增加测试复位端口，可减小芯片面积。

Description

扫描链异步复位寄存器复位端口处理方法
技术领域
本发明涉及扫描链复位信号处理技术领域，特别是一种扫描链异步复位寄存器复位端口处理方法。
背景技术
在结构稍微复杂的芯片中，对于片内的所有寄存器，复位信号一般存在同步复位及异步复位的方式，如图1所示。图中的FF21到FF2n表示同步复位的寄存器组；FF11到FF1n表示异步复位，且复位信号由外部复位信号控制的寄存器组；FF31到FF3n表示异步复位，且复位信号由片内组合逻辑产生的寄存器组。对于上述电路，要插入扫描链，必须对所有的复位信号进行统一的处理。
在做扫描链插入时，为了使得处于测试模式下的芯片的所有寄存器复位端口可控，现有技术一般采用额外增加IO的方法，用TEST_MODE信号通过一个MUX来区分正常工作模式和测试模式，与申请号为“201010547485.8”的中国专利所描述的时钟复用处理方法类似，如图2所示。图中所示方法为在寄存器前面加上一个选择器，用TEST_MODE信号控制MUX。当芯片处于测试模式，通过TEST_MODE信号可以控制每个寄存器的复位端口，从而实现在扫描工作模式下的扫描链寄存器的复位端全部可控，避免在扫描工作过程中出现寄存器被复位的情况。当芯片处于正常的功能工作模式，通过TEST_MODE信号可以控制选择器输出组合逻辑的逻辑值，从而实现在正常功能模式下的复位可以按照设计要求进行，不影响正常工作模式的功能。但是，对于较复杂及面积要求较苛刻的芯片，采用上述方法片内导线增加较多，会给后端版图带来一定困难，可能会导致某些信号线不好布通。
发明内容
本发明的目的在于提供一种扫描链异步复位寄存器复位端口处理方法，该方法不仅可减少内部导线，对后端布线有利，且无需额外增加测试复位端口，可减小芯片面积。
本发明的技术方案是：一种扫描链异步复位寄存器复位端口处理方法，包括异步复位且复位信号由组合逻辑电路产生的寄存器组，其特征在于：在各寄存器与相对应的组合逻辑电路之间设置一或门，所述或门的一输入端与所述组合逻辑电路相连接，另一输入端输入一模式选择信号，所述或门的输出端接至所述寄存器的复位端。
本发明的有益效果是在保证扫描链正常工作及测试覆盖率的基础上，提出一种对扫描链寄存器复位端口处理的方法，与现有技术相比，所增加的内部导线较少，对后端布线有利，插入扫描链时无需额外增加芯片IO，可减小面积，对任何需要插入扫描链的芯片适用，具有广阔的市场应用前景。
下面结合附图及具体实施例对本发明作进一步的详细说明。
附图说明
图1是现有技术中片内同步复位及异步复位寄存器组的结构示意图。
图2是现有技术中扫描链寄存器复位端口处理方法示意图。
图3是本发明实施例中扫描链异步复位寄存器复位端口处理方法示意图。
具体实施方式
本发明的扫描链异步复位寄存器复位端口处理方法，如同3所示，包括异步复位且复位信号由组合逻辑电路产生的寄存器组FF31到FF3n，在各寄存器与相对应的组合逻辑电路之间设置一或门，所述或门的一输入端与所述组合逻辑电路相连接，另一输入端输入一模式选择信号TEST_MODE，所述或门的输出端接至所述寄存器的复位端。
上述模式选择信号TEST_MODE输出为1时，芯片工作在扫描链模式，所述控制信号TEST_MODE输出为0时，芯片工作在正常功能模式。
如图3所示，把TEST_MODE信号与组合逻辑的输出信号进行求逻辑或运算，再把或门的输出直接连接到寄存器的复位端，从而实现芯片在扫描模式和正常工作模式的兼容，分析如下：
假设TEST_MODE信号为1时芯片工作在扫描链模式，为0时芯片工作在正常功能模式。当芯片工作在扫描模式，则组合逻辑的输出信号与TEST_MODE信号作逻辑或运算后，输出恒为1，就实现寄存器的复位端在测试模式下面恒为1，从而实现可控；当芯片工作在正常功能模式，则TEST_MODE信号恒为0，组合逻辑输出信号与0进行组合或运算后，或门的输出信号保持与组合逻辑输出值一致，从而实现了测试模式和扫描模式的兼容。
根据不同工艺厂家的库不同，对寄存器的复位端口的电瓶可能不同，此时可以切换TEST_MODE信号来改变高低电瓶所对应的工作模式，或者用其他的门电路代替或门，也可以获得与上述分析同样的效果。
产品的使用包括以下两种方式：
第一种使用方式：
1）在RTL代码的顶层增加scan_mode输入端，按照本发明原理，把scan_mode信号与功能模式下的复位端口通过HDL语言连接好电路；
2）在逻辑综合过程中，需要单独把新增加的门电路设置为dont_touch属性；
3）配置扫描链端口时，把测试用复位信号配置到复用端口，其它步骤与传统方法相同。
第二种使用方式：
1）在RTL代码的顶层增加scan_mode输入端，相应的I0单元设置为dont_touch属性；
2）进行逻辑综合，得到网表文件后，按照本发明的原理，在保证逻辑功能一致的基础上，对网表进行修改，把scan_mode信号与功能模式下的复位端口按照本发明原理，使用与网表一致的HDL语言增加相应的门电路，连接好电路；
3）配置扫描链端口时，把测试用的复位信号都配置到复用端口，其它步骤与传统方法相同。
以上是本发明的较佳实施例，凡依本发明技术方案所作的改变，所产生的功能作用未超出本发明技术方案的范围时，均属于本发明的保护范围。 

Claims (2)

1.一种扫描链异步复位寄存器复位端口处理方法，包括异步复位且复位信号由组合逻辑电路产生的寄存器组，其特征在于：在各寄存器与相对应的组合逻辑电路之间设置一或门，所述或门的一输入端与所述组合逻辑电路相连接，另一输入端输入一模式选择信号，所述或门的输出端接至所述寄存器的复位端。
2.根据权利要求1所述的扫描链异步复位寄存器复位端口处理方法，其特征在于：所述模式选择信号输出为1时，芯片工作在扫描链模式，所述控制信号输出为0时，芯片工作在正常功能模式。
CN201110388659.5A 2011-11-30 2011-11-30 扫描链异步复位寄存器复位端口处理方法 Expired - Fee Related CN102495356B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201110388659.5A CN102495356B (zh) 2011-11-30 2011-11-30 扫描链异步复位寄存器复位端口处理方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201110388659.5A CN102495356B (zh) 2011-11-30 2011-11-30 扫描链异步复位寄存器复位端口处理方法

Publications (2)

Publication Number Publication Date
CN102495356A true CN102495356A (zh) 2012-06-13
CN102495356B CN102495356B (zh) 2014-11-05

Family

ID=46187197

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110388659.5A Expired - Fee Related CN102495356B (zh) 2011-11-30 2011-11-30 扫描链异步复位寄存器复位端口处理方法

Country Status (1)

Country Link
CN (1) CN102495356B (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102938642A (zh) * 2012-11-28 2013-02-20 中国人民解放军国防科学技术大学 基于扫描链的芯片内部寄存器的复位方法
CN102970013A (zh) * 2012-11-28 2013-03-13 中国人民解放军国防科学技术大学 基于扫描链的芯片内部寄存器复位方法及复位控制装置
CN103023467A (zh) * 2012-11-28 2013-04-03 中国人民解放军国防科学技术大学 基于扫描方式的寄存器复位方法及装置
WO2015156949A1 (en) * 2014-04-11 2015-10-15 Qualcomm Incorporated Reset scheme for scan chains with asynchronous reset signals
CN108829903A (zh) * 2017-11-09 2018-11-16 北京广利核系统工程有限公司 判定fpga冗余设计的代码与综合后电路一致性的方法和系统
CN109753394A (zh) * 2018-12-29 2019-05-14 西安紫光国芯半导体有限公司 一种实时调试固件配置信息的电路及方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0407127A2 (en) * 1989-07-03 1991-01-09 Raytheon Company Mode programmable VLSI data registers
CN1440069A (zh) * 2002-02-22 2003-09-03 清华大学 具有扫描设计可测试性性能的非扫描设计测试点结构
CN1443310A (zh) * 2000-12-22 2003-09-17 Arm有限公司 异步复位电路测试
EP1508812B1 (en) * 2003-08-19 2006-10-04 Sony Corporation Scan-test method and circuit using a substitute enable signal
CN102066963A (zh) * 2008-06-04 2011-05-18 Ati技术无限责任公司 于测试作业模式期间用于保障集成电路上数字信息安全的方法与设备

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0407127A2 (en) * 1989-07-03 1991-01-09 Raytheon Company Mode programmable VLSI data registers
CN1443310A (zh) * 2000-12-22 2003-09-17 Arm有限公司 异步复位电路测试
CN1440069A (zh) * 2002-02-22 2003-09-03 清华大学 具有扫描设计可测试性性能的非扫描设计测试点结构
EP1508812B1 (en) * 2003-08-19 2006-10-04 Sony Corporation Scan-test method and circuit using a substitute enable signal
CN102066963A (zh) * 2008-06-04 2011-05-18 Ati技术无限责任公司 于测试作业模式期间用于保障集成电路上数字信息安全的方法与设备

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103023467B (zh) * 2012-11-28 2016-01-20 中国人民解放军国防科学技术大学 基于扫描方式的寄存器复位方法及装置
CN102970013A (zh) * 2012-11-28 2013-03-13 中国人民解放军国防科学技术大学 基于扫描链的芯片内部寄存器复位方法及复位控制装置
CN103023467A (zh) * 2012-11-28 2013-04-03 中国人民解放军国防科学技术大学 基于扫描方式的寄存器复位方法及装置
CN102970013B (zh) * 2012-11-28 2015-03-25 中国人民解放军国防科学技术大学 基于扫描链的芯片内部寄存器复位方法及复位控制装置
CN102938642A (zh) * 2012-11-28 2013-02-20 中国人民解放军国防科学技术大学 基于扫描链的芯片内部寄存器的复位方法
CN106164687A (zh) * 2014-04-11 2016-11-23 高通股份有限公司 针对具有异步复位信号的扫描链的复位方案
WO2015156949A1 (en) * 2014-04-11 2015-10-15 Qualcomm Incorporated Reset scheme for scan chains with asynchronous reset signals
US9564877B2 (en) 2014-04-11 2017-02-07 Qualcomm Incorporated Reset scheme for scan chains with asynchronous reset signals
CN106164687B (zh) * 2014-04-11 2019-09-20 高通股份有限公司 针对具有异步复位信号的扫描链的复位方案
CN108829903A (zh) * 2017-11-09 2018-11-16 北京广利核系统工程有限公司 判定fpga冗余设计的代码与综合后电路一致性的方法和系统
CN108829903B (zh) * 2017-11-09 2021-11-05 北京广利核系统工程有限公司 判定fpga冗余设计的代码与综合后电路一致性的方法和系统
CN109753394A (zh) * 2018-12-29 2019-05-14 西安紫光国芯半导体有限公司 一种实时调试固件配置信息的电路及方法
CN109753394B (zh) * 2018-12-29 2022-04-01 西安紫光国芯半导体有限公司 一种实时调试固件配置信息的电路及方法

Also Published As

Publication number Publication date
CN102495356B (zh) 2014-11-05

Similar Documents

Publication Publication Date Title
CN102495356B (zh) 扫描链异步复位寄存器复位端口处理方法
CN101299159B (zh) 时钟切换电路
CN104378114A (zh) 一种实现多通道模数转换器同步的方法
CN106452394B (zh) 一种具有自动复位功能的时钟切换结构
CN104268122A (zh) 一种可变点数的浮点fft处理器
CN109815619B (zh) 一种将同步电路转化为异步电路的方法
CN101771403A (zh) 低功率可变延迟电路
US20170161419A1 (en) Folding duplicate instances of modules in a circuit design
TWI391809B (zh) 時脈樹分佈方法
CN202383253U (zh) 扫描链异步复位寄存器复位端口处理电路
CN105760558B (zh) Fpga芯片中多输入查找表的布局方法
CN104796636A (zh) 用于超大面阵拼接cmos图像传感器的复用型像元控制电路
US10250419B2 (en) Data transmission between asychronous environments
CN104184456B (zh) 用于io接口的低频多相位差分时钟树型高速低功耗串行器
CN202904427U (zh) 多功能模式的时钟树生成电路
CN105245235A (zh) 一种基于时钟调相的串并转换电路
CN204142916U (zh) 芯片
CN101572538A (zh) 半导体装置
Tiwari A low power high speed dual data rate acquisition system using FPGA
CN103684473A (zh) 基于fpga的高速串并转换电路
CN111506529B (zh) 一种应用于flash的高速spi指令应答电路
CN108268416A (zh) 一种异步接口转同步接口控制电路
CN201928246U (zh) 一种移相器相位控制装置
Caputa et al. An on-chip delay-and skew-insensitive multicycle communication scheme
CN203102274U (zh) 一种高速数据传输连接器

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20141105

Termination date: 20171130

CF01 Termination of patent right due to non-payment of annual fee