CN102200565A - 一种芯片测试装置 - Google Patents

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Abstract

本发明提供一种芯片测试装置，属于芯片测试领域，包括比较器和N个IP核，测试输入信号同时连接到N个IP核，其中一个IP核IP_M的所有测试输出直接输出到芯片外进行测试，其它IP核与IP_M的所有测试输出连接到比较器上进行比较，比较器的比较结果输出到芯片外进行测试，与现有技术相比，本发明在不增加或增加少量测试复用引脚的情况下完成芯片是否缺陷的检测，既缩短了测试所需的时间，又减少了测试时芯片引脚的复用数量，极大提高了测试效率，节约了测试成本。

Description

一种芯片测试装置
技术领域
本发明涉及芯片测试领域，特别涉及具有多个相同微处理器IP(IntellectualProperty)核的芯片测试装置。
背景技术
随着芯片集成度以及测试成本的增加，可测试设计技术(DFT)在芯片设计中显的越来越重要，如何用最有效的方法完成测试成为芯片设计之初就需要考虑的一项重要的内容，随着芯片功能的不断增强，越来越多的IP(如DSP、ARM等)核被集成到同一块芯片中，同时集成有多个相同微处理器IP核的芯片也屡见不鲜，要完成其中每个核的测试就必须对每个核的输入输出在测试模式下复用到芯片的输入输出引脚来完成芯片的测试。
如何判断具有多个相同IP核的芯片是否存在缺陷，通常的方法有两种：1.例如芯片有IP核A、IP核B和IP核C，通过测试模式选择IP核A、B、C以串行的方式完成各个核的测试，在这种情况下，虽然IP核A、B、C可以复用相同的芯片引脚完成测试，但是三核是以串行的方式测试的，IP核测试时间＝IP核A的测试时间+IP核B的测试时间+IP核C的测试时间，芯片的测试效率较低。2.将IP核A、B、C的测试引脚复用到不同的芯片引脚上，完成三核的同时测试，虽然在这种情况下IP核测试时间减少了，但需复用大量的芯片测试引脚，这在芯片引脚有限的情况不利于实现。
发明内容
本发明所解决的技术问题在于提供一种在不增加或增加少量测试复用引脚的情况下，提高集成有多个相同IP核芯片缺陷检测效率的芯片测试装置。
为解决以上问题，本发明提供一种芯片测试装置，如图1、图2所示，包括比较器和N个IP核，测试输入信号同时连接到N个IP核，其中一个IP核IP_M的所有测试输出直接输出到芯片外进行测试，其它IP核与IP_M的所有测试输出连接到比较器上进行比较，比较器的比较结果输出到芯片外进行测试；
所述比较器是N-1个比较单元的集合，IP_M的测试输出输入到所有的比较单元上，各个比较单元分别完成IP_n和IP_M测试输出的比较，比较结果输出到芯片外；其中，M＜＝N；1≤n≤N，且n≠M；
所述比较单元的计算逻辑为IP_M分别与其他IP核对应输出位进行二元加逻辑，将所有二元加逻辑的结果进行二元或逻辑后的输出即为比较单元输出；
作为另一种优选实施方式，如图3所示，所述比较器是K个比较单元的集合，所有IP核的测试输出的相同位都分别连接到对应位的比较单元上，比较结果输出到芯片外，其中，K是IP的测试输出引脚数量；
所述比较单元的计算逻辑为，将IP_M与其他IP核相同输出位两两进行二元加逻辑，然后再将所有二元加逻辑的结果进行二元或逻辑后输出即为比较单元输出；
进一步地，作为另一种优选实施方式，如图4所示，还包括多路选择器MUX，由多路选择信号控制多路选择器MUX选择基准测试输出或者位比较结果输出，所述多路选择器MUX的选择信号的比特率为IP核测试输出最大比特率的两倍。
本发明采用并行的方式同时测试，仅输出一个基准IP的测试输出到芯片外进行检测，其它IP核的测试输出和基准IP的测试输出进行比较，并将比较结果输出到芯片外进行检测，与现有技术相比，本发明在不增加或增加少量测试复用引脚的情况下完成芯片是否缺陷的检测，既缩短了测试所需的时间，又减少了测试时芯片引脚的复用数量，极大提高了测试效率，节约了测试成本。
附图说明
图1为本发明芯片测试装置结构图；
图2为本发明芯片测试装置优选实施方式结构图；
图3为本发明芯片测试装置另一优选实施方式结构图；
图4为本发明芯片测试装置另一优选实施方式结构图；
图5为本发明芯片测试装置优选实施例一结构图；
图6为本发明芯片测试装置比较单元优选实施例一电路结构图；
图7为本发明芯片测试装置比较单元优选实施例一测试结果波形图；
图8为本发明芯片测试装置优选实施例二结构图；
图9为本发明芯片测试装置比较单元优选实施例二电路结构图；
图10为本发明芯片测试装置优选实施例三结构图；
图11为本发明芯片测试装置比较单元优选实施例三测试结果波形图；
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明芯片测试装置作进一步详细说明，公知实现方式不再详述，以避免与本发明的内容存在不必要的混淆。
在以下实施例中，芯片中存在四个相同的IP核(表示为IP_1、IP_2、IP_3和IP_4)，每个IP核的测试输入端口并联在一起，这样四个IP可以同时获得激励信号，每个IP核有3个输入位和2个输出位；
实施例一
如图5所示，本实施例，其中IP_1作为基准IP核，它的所有测试输出直接输出到芯片外进行检测。IP_1和IP_2的所有测试输出输入到比较单元1进行比较；IP_1和IP_3的所有测试输出输入到比较单元2进行比较；IP_1和IP_4的所有测试输出输入到比较单元3进行比较；三个比较单元比较的结果直接输出到芯片外进行检测。
其中，比较单元电路结构如图6所示。IP_1是基准IP，IP核的测试输出引脚数量为k(本实施例K＝2)，IP_1的测试输出为IP1_OUT0、IP1_OUT1、......IP1_OUTk-1，IP_n的测试输出为IPn_OUT0、IPn_OUT1、......IPn_OUTk-1，IP1_OUT0和IPn_OUT0进行二元加逻辑，IP1_OUT1和IPn_OUT1进行二元加逻辑，IP1_OUTk和IPn_OUTk进行二元加逻辑，然后将所有二元加逻辑的结果进行二元或逻辑后的输出即为IP_n的比较结果。
假设基准IP_1存在缺陷，那么根据IP_1的测试输出IP1_OUT0、IP1_OUT1即可判断出IP_1核有错；假设IP_1测试输出正确，IP_4存在缺陷，芯片的测试波形如图7所示。由于IP_4存在缺陷，因此IP_4的测试输出与IP_1的测试输出有两处不同ERROR1和ERROR2，因此比较单元3输出的结果会出现两个高电平，如图中加粗部分所示，测试机台检测到IP_4的比较结果存在高电平，则将该芯片有缺陷。该方式不但可以检测到芯片是否有缺陷，而且还可以检测到是哪个IP核有缺陷。
实施例二
如图8所示，其中IP_1作为基准IP，它的测试输入直接输出到芯片外进行检测，IP_1、IP_2、IP_3和IP_4同一位的OUT0测试输出输入到比较单元1进行比较，同一位的OUT1输出输入到比较单元2进行比较，两个比较单元比较的结果直接输出到芯片外进行检测；其比较单元的电路结构如图9所示，将IP1_OUT0基准输出分别与IP2_OUT0、IP3_OUT0、IP4_OUT0二元加逻辑，然后将所有二元加逻辑的结果进行二元或逻辑后输出；IP1_OUT1基准输出分别与IP2_OUT1、IP3_OUT1、IP4_OUT1二元加逻辑，然后将所有二元加逻辑的结果进行二元或逻辑后输出；
实施例三
如图10所示，进一步，包括多路选择器，多路选择器一路输入连接IP_1核的测试输出作为测试基准输出，另一路输入连接每一个相同位的比较结果输出，比较单元的具体结构如图9所示。当IP在进行扫描测试时，通过测试时钟ATE_CLK以片选的方式输出测试结果。如图11所示，当ATE_CLK＝1，芯片的TEST_OUT0、TEST_OUT1输出IP_1核的输出(未加粗的部分)，当ATE_CLK＝0时，TEST_OUT0、TEST_OUT1输出比较单元1的输出结果(加粗的部分)。假设芯片中IP4的IP4OUT出现了错误ERR_IP4，与其它IP的输出结果不同，因此在相应的位置比较单元1的输出为高，TEST_OUT0检测到比较输出结果为高(ERROR)，表明该芯片有缺陷。
虽然通过本发明的某些优选实施方式或者实施例，已经对本发明进行了图示和描述，但本领域技术人员应该明白，可以根据本发明做出各种相应的改变或变形，在不背离本发明精神及其实质的情况下，这些相应的改变或变形均属于本发明的保护范围。

Claims (7)

1.一种芯片测试装置，其特征在于，包括比较器和N个IP核，测试输入信号同时连接到N个IP核，其中一个IP核IP_M的所有测试输出直接输出到芯片外进行测试，其它IP核与IP_M的所有测试输出连接到比较器上进行比较，比较器的比较结果输出到芯片外进行测试。
2.如权利要求1所述芯片测试装置，其特征在于，所述比较器是N-1个比较单元的集合，IP_M的测试输出输入到所有的比较单元上，各个比较单元分别完成IP_n和IP_M测试输出的比较，比较结果输出到芯片外；其中，M＜＝N；1≤n≤N，且n≠M。
3.如权利要求2所述芯片测试装置，其特征在于，所述比较单元的计算逻辑为IP_M分别与其他IP核对应输出位进行二元加逻辑，将所有二元加逻辑的结果进行二元或逻辑后的输出即为比较单元输出。
4.如权利要求1所述芯片测试装置，其特征在于，所述比较器是K个比较单元的集合，所有IP核的测试输出的相同位分别连接到对应位的比较单元上，比较结果输出到芯片外，其中，K是IP的测试输出引脚数量。
5.如权利要求4所述芯片测试装置，其特征在于，所述比较单元的计算逻辑为，将IP_M与其他IP核相同输出位分别进行二元加逻辑，将所有二元加逻辑的结果进行二元或逻辑后输出即为比较单元输出。
6.如权利要求4或5所述芯片测试装置，其特征在于，还包括多路选择器MUX，由多路选择信号控制多路选择器MUX选择基准测试输出或者位比较结果输出。
7.如权利要求6所述芯片测试装置，其特征在于，所述多路选择器MUX的选择信号的比特率为IP核测试输出最大比特率的两倍。
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