CN101303392A

CN101303392A - 一种数字逻辑芯片及其可测试设计的方法

Info

Publication number: CN101303392A
Application number: CNA2008101145572A
Authority: CN
Inventors: 王振国
Original assignee: Vimicro Corp
Current assignee: Vimicro Corp
Priority date: 2008-06-04
Filing date: 2008-06-04
Publication date: 2008-11-12

Abstract

本发明提供一种数字逻辑芯片及其可测试设计的方法，其中，该方法是在所述数字逻辑芯片中的各个扫描触发器与观测管脚之间设置相应的逻辑器件，通过所述观测管脚分时观测各个扫描触发器的信号，在所述信号经过所述逻辑器件后，通过将观测结果与预定的观测结果进行比较，以判断所述数字逻辑芯片是否出现异常。本发明的数字逻辑芯片及其可测试设计的方法，能够通过少量管脚实现电路在扫描测试时的可观测。

Description

一种数字逻辑芯片及其可测试设计的方法

技术领域

本发明涉及芯片技术领域，特别涉及一种数字逻辑芯片及其可测试设计的方法。

背景技术

在数字逻辑芯片(例如多媒体处理与控制芯片)中，通常需要进行可测试性设计。可测试性是指电路发现故障并隔离、定位其故障的能力特性，以及在一定的时间和成本前提下，进行测试设计、测试执行的能力。换句话说，可测试性就是一个集成电路能够被测试的容易程度。

目前，一种常见的可测试设计为扫描可测试设计，是指通过扫描方法给电路中的逻辑单元以激励，并且将单元运算的结果扫描出来，从而判断电路生产是否合格的一种方法。常见的一种扫描可测试设计是基于扫描的可测试设计(Scan Design For Test，Scan DFT)，在电路上通过扫描测试触发器DFF来实现，如图1所示，为现有的普通触发器与基于扫描可测试设计触发器(Flip-Flop)的对比图。其中，左面为普通的触发器(Non scan Flip-Flop)，右面为带有扫描功能的触发器(Scan Flip-Flop)，其是由一个选择器(MUX)加上触发器组成。其中，在普通的触发器中，各端口信号意义如下：d为数据输入管脚；clk为时钟管脚；q至qn为n个数据输出管脚。

另外，下面信号分别用于表示各自的扫描工作模式：其中，Scan_in为扫描输入；Scan_enable为扫描使能；Scan_out为扫描结果的输出。

图2为现有的扫描可测试设计的工作原理图。其中，Shift即移位，在一个周期后，将输入结果从Scan_in管脚输入，或者将数据输出到Scan_out管脚。

其中，在s1、s2、s3三个周期中，当Scan Enable为1时，将数据P＝1移位进入DFF中，在s3周期完成后，缓冲器的输入为1；Scan Enable为0，缓冲器求值后，输出结果为M；在c1、c2、c3三个周期中，Scan Enable为1，将数据M移位，通过端口Scan_out输出；此时，若M＝P，则表示此缓冲器工作正常；否则，表示此缓冲器工作不正常，以此判断逻辑电路是否正常，即通过芯片的管脚来了解对应的逻辑电路的运算结果。如图3所示，为现有的扫描可测试设计中一个独立扫描链的示意图，将检测图中缓冲器的功能是否正确。其中，表1为缓冲器的输入输出结果的逻辑真值表。

表1

图4为现有的使用N个pin管脚进行信号观测的示意图。如图4所示，有N个信号(其中，N＞1)需要在扫描可测试设计下观测，而这些信号只输出到了管脚上，因此必须使用N个pin来观测这些信号。

可以看出，在上述方法中使用了N个管脚，在芯片的管脚数目比较少时(例如，N＝3，但是只有一个管脚可以使用)将无法观测到全部的N个信号。在使用N个管脚时，可以通过管脚直接观察触发器的输出，这样便可以观察，但是，如果管脚要求用得少时，便无法直接观察。

发明内容

本发明的目的在于，提供一种对数字逻辑芯片的可测试设计的方法，通过少量管脚实现电路在扫描测试时的可观测。

本发明的另一目的在于，提供一种数字逻辑芯片，通过少量管脚实现电路在扫描测试时的可观测。

本发明的数字逻辑芯片的可测试设计的方法：在所述数字逻辑芯片中的各个扫描触发器与观测管脚之间设置相应的逻辑器件，通过所述观测管脚分时观测各个扫描触发器的信号，在所述信号经过所述逻辑器件后，通过将观测结果与预定的观测结果进行比较，以判断所述数字逻辑芯片是否出现异常。

在本发明的数字逻辑芯片的可测试设计的方法中，所述相应的逻辑器件为与门逻辑、或门逻辑、与非门逻辑、或非门逻辑器件中的一种或任意组合。

其中，所述逻辑器件为与门逻辑器件时，包括下列步骤：

步骤A：在观测其中某个扫描触发器qi时，其中，0＜i＜＝n，将其它n-1个扫描触发器设置为1；

步骤B：将当前n个扫描触发器通过所述与门逻辑器件进行逻辑运算后，将观测管脚得到是实际结果与预定的理论结果进行比较，判断是否一致，如果不一致，则表示所述数字逻辑芯片出现异常。

其中，在所述步骤B中，所述观测管脚预定的理论结果应为qi·1·1·...·1＝qi。

另外，所述逻辑器件为或门逻辑器件时，包括下列步骤：

步骤A’：在观测其中某个扫描触发器qi时，其中，0＜i＜＝n，将其它n-1个扫描触发器设置为0；

步骤B’：将当前n个扫描触发器通过所述或门逻辑器件进行逻辑运算后，将观测管脚得到是实际结果与预定的理论结果进行比较，判断是否一致，如果不一致，则表示所述数字逻辑芯片出现异常。

其中，在所述步骤B’中，所述观测管脚预定的理论结果应为0+qi+0+0+...+0＝qi。

另外，所述观测管脚的数目为大于等于1个。

本发明的数字逻辑芯片，包括扫描触发器及观测管脚，其中，进一步包括相应的逻辑器件，设置在被观测的各个扫描触发器与观测管脚之间，用于将所述观测管脚分时观测数字逻辑芯片中的各个扫描触发器的信号进行相应的逻辑运算，并将运算结果发送至所述观测管脚；所述观测管脚，用于根据所述与门或者或门逻辑器件的运算结果将观测结果与预定的观测结果进行比较，以判断所述数字逻辑芯片是否出现异常。

另外，在本发明的数字逻辑芯片中，所述相应的逻辑器件为与逻辑、或逻辑、与非逻辑、或非逻辑中的一种或任意组合。

本发明的有益效果是：依照本发明的对多媒体处理与控制芯片的可测试设计的方法，通过在被观测的扫描触发器与观测管脚之间设置相应的逻辑器件，仅仅使用1个管脚，在N个时钟周期下，即可观测到全部的N个信号，使得芯片的管脚数目比较少时，可以观测到全部信号。

附图说明

图1为现有的普通触发器与基于扫描可测试设计触发器的对比图；

图2为现有的扫描可测试设计的工作原理图；

图3为现有的扫描可测试设计中一个独立扫描链的示意图；

图4为现有的使用N个pin管脚进行信号观测的示意图；

图5为本发明的数字逻辑芯片可测试设计的方法流程图；

图6为本发明实施例的使用一个pin管脚进行信号观测的示意图。

具体实施方式

以下，参考附图详细描述本发明的数字逻辑芯片及其可测试设计的方法。

如图5所示，为本发明的数字逻辑芯片可测试设计的方法流程图，该方法包括下列步骤：

在所述数字逻辑芯片中的各个扫描触发器与观测管脚之间设置相应的逻辑器件；

通过所述观测管脚分时观测各个扫描触发器的信号；

在信号经过上述逻辑器件后，通过将观测结果与预定的观测结果进行比较，判断是否一致；如果一致，则认为所述数字逻辑芯片正常；如果不一致，则认为所述数字逻辑芯片出现异常。

如图6所示，为本发明实施例的使用一个pin管脚进行信号观测的示意图。在图5中，在各个触发器与管脚1之间增加了相应的逻辑器件(例如与门或者或门)，这样可以通过一个管脚来分时观测。

例如，对于与门，在观测第一个扫描触发器q1时，将其它扫描触发器q2，...qn设置为1，这时，这n个扫描触发器通过与门逻辑器件进行逻辑运算后，观测管脚预定得到的结果应为q1·1·1·...·1＝q1，如果观测管脚得到的实际观测结果与之不符，则说明数字逻辑芯片出现异常。

其中，对于各个观测扫描触发器而言，其扫描输入Scan_in设置为1，在经过一个时钟周期后，其扫描输出结果Scan_out为1。

又如，在观测第二个扫描触发器q2时，将其它扫描触发器q1，q3，...qn设置为1，这时，这n个扫描触发器通过与门逻辑器件进行运算后，观测管脚预定得到的结果应为1·q2·1·1·...·1＝q2；如果观测管脚得到的实际观测结果与之不符，则说明数字逻辑芯片出现异常。

以此类推，在观测第n个扫描触发器qn时，将其它扫描触发器q1，...qn-1设置为1，这时，这n个扫描触发器通过与门逻辑器件进行运算后，观测管脚预定得到的结果应为1·1·...·1＝qn；如果观测管脚得到的实际观测结果与之不符，则说明数字逻辑芯片出现异常。

另外，对于或门，在观测第一个扫描触发器q1时，将其它扫描触发器q2，...qn设置为0，这时，这n个扫描触发器通过或门逻辑器件进行运算后，观测管脚预定得到的结果应为q1+0+0+...+0＝q1；如果观测管脚得到的实际观测结果与之不符，则说明数字逻辑芯片出现异常。

在观测第二个扫描触发器q2时，将其它扫描触发器q1，q3，...qn设置为0，这时，这n个扫描触发器通过或门逻辑器件进行运算后，观测管脚预定得到的结果应为0+q2+0+0+...+0＝q2；如果观测管脚得到的实际观测结果与之不符，则说明数字逻辑芯片出现异常。

以此类推，在观测第n个扫描触发器qn时，将其它扫描触发器q1，...qn-1设置为0，这时，这n个扫描触发器通过与门逻辑器件进行运算后，观测管脚预定得到的结果应为0+0+...+0+qn＝qn；如果观测管脚得到的实际观测结果与之不符，则说明数字逻辑芯片出现异常。

另外，本发明的数字逻辑芯片，包括扫描触发器及观测管脚，还进一步包括相应的逻辑器件，设置在被观测的各个扫描触发器与观测管脚之间，用于将观测管脚分时观测数字逻辑芯片中的各个扫描触发器的信号进行相应的逻辑运算，并将运算结果发送至观测管脚；观测管脚，用于根据逻辑器件的运算结果将观测结果与预定的观测结果进行比较，以判断数据逻辑芯片是否出现异常。

其中，观测管脚的数目为大于等于1个。

以上，仅以与门或门逻辑器件为例，对本发明进行了详细描述，但是本发明并不局限于此，还可以是与非门、或非门，或者是上述四种逻辑器件的任意组合。

综上所述，依照本发明的对多媒体处理与控制芯片的可测试设计的方法，通过在被观测的扫描触发器与观测管脚之间设置相应的逻辑器件，仅仅使用1个管脚，在N个时钟周期下，即可观测到全部的N个信号，使得芯片的管脚数目比较少时，可以观测到全部信号。这样，即可通过少量管脚(例如一个)实现电路在扫描测试时可观测。

以上是为了使本领域普通技术人员理解本发明，而对本发明所进行的详细描述，但可以想到，在不脱离本发明的权利要求所涵盖的范围内还可以做出其它的变化和修改，这些变化和修改均在本发明的保护范围内。

Claims

1.一种对数字逻辑芯片的可测试设计的方法，其特征在于，在所述数字逻辑芯片中的各个扫描触发器与观测管脚之间设置相应的逻辑器件，通过所述观测管脚分时观测各个扫描触发器的信号，在所述信号经过所述逻辑器件后，通过将观测结果与预定的观测结果进行比较，以判断所述数字逻辑芯片是否出现异常。

2.如权利要求1所述的对数字逻辑芯片的可测试设计的方法，其特征在于，所述相应的逻辑器件为与门逻辑、或门逻辑、与非门逻辑、或非门逻辑器件中的一种或任意组合。

3.如权利要求2所述的对数字逻辑芯片的可测试设计的方法，其特征在于，所述逻辑器件为与门逻辑器件时，包括下列步骤：

4.如权利要求3所述的对数字逻辑芯片的可测试设计的方法，其特征在于，在所述步骤B中，所述观测管脚预定的理论结果应为qi·1·1·...·1＝qi。

5.如权利要求2所述的对数字逻辑芯片的可测试设计的方法，其特征在于，所述逻辑器件为或门逻辑器件时，包括下列步骤：

6.如权利要求5所述的对数字逻辑芯片的可测试设计的方法，其特征在于，在所述步骤B’中，所述观测管脚预定的理论结果应为0+qi+0+0+...+0＝qi。

7.如权利要求1至6中任一项所述的对数字逻辑芯片的可测试设计的方法，其特征在于，所述观测管脚的目数为大于等于1个。

8.一种数字逻辑芯片，包括扫描触发器及观测管脚，其特征在于，进一步包括相应的逻辑器件，设置在被观测的各个扫描触发器与观测管脚之间，用于将所述观测管脚分时观测数字逻辑芯片中的各个扫描触发器的信号进行相应的逻辑运算，并将运算结果发送至所述观测管脚；

所述观测管脚，用于根据所述逻辑器件的运算结果将观测结果与预定的观测结果进行比较，以判断所述数据逻辑芯片是否出现异常。

9.如权利要求8所述的数字逻辑芯片，其特征在于，所述观测管脚的数目为大于等于1个。

10.如权利要求8所述的数字逻辑芯片，其特征在于，所述相应的逻辑器件为与逻辑、或逻辑、与非逻辑、或非逻辑中的一种或任意组合。