CN102928774B - 用于混合信号集成电路的可测性电路 - Google Patents

Abstract

用于混合信号集成电路的可测性电路，属于电路测试领域，本发明为解决现有混合信号集成电路的测试电路所需外部引脚数量多，导致测试成本高昂的问题。本发明所述用于混合信号集成电路的可测性电路，它包括测试使能模块、测试电源和偏置电流产生模块和测试模块，外部输入信号VT_IN同时给测试使能模块和测试模块，测试使能模块为测试电源和偏置电流产生模块提供测试使能信号EN_N，测试电源和偏置电流产生模块为测试模块提供测试电源VS_EN和偏置电流IS_EN，测试模块输出测试结果，测试使能模块接收VREF1、VREF2、VREF3、IB1、IB2、VB_N和VB_P，测试电源和偏置电流产生模块接收VREF4和IB3。

Description

用于混合信号集成电路的可测性电路

技术领域

本发明涉及用于混合信号集成电路的可测性电路，属于电路测试领域。

背景技术

随着集成电路技术的不断发展，集成电路加工的特征尺寸不断缩小，其规模和集成度也不断提高，包括模拟、数字和射频等多个电路模块的片上系统（SOC）得到了广泛的应用。混合信号集成电路作为现实世界和数字处理芯片之间的接口，其性能指标和功耗已经成为了限制SOC高速发展的瓶颈。混合信号集成电路的输入激励和输出响应多数都是连续的信号，很难做简单的量化，而且其内部的电路参数具有很大的离散性，这些器件参数的离散性会导致输出响应出现偏差或者部分电路模块无法正常工作，即电路故障。由于缺少统一的故障模型以及各功能模块可分解性差等问题，因此混合信号集成电路的测试和故障诊断的复杂性要远高于数字电路，其测试成本已经超过了制造成本的30%，而且还有继续升高的趋势。

为了提高混合信号集成电路的故障诊断能力，文献中先后提出了“故障字典法”、“元件参数辨识法”和“故障验证法”以及其他多种应用神经网络和小波分析技术的模拟电路故障诊断方法，每种方法都各有其相对的优缺点，但是都需要基于数字处理芯片（DSP）的自动测试仪（ATE）来进行性能的测试，利用DSP的计算和模型能力来提高测试的速度和精度。但是基于DSP的ATE也有成本高昂、对测试人员要求高等缺点。混合信号集成电路的测试成本主要来自于管脚数量。假设待测电路(Device Under Test，简称DUT)共有n个测试节点VT(1)~VT(n)，如图1所示，传统混合信号集成电路的测试方法是在DUT的每一个测试节点都留一个与外界连接的测试PAD（测试引脚）。这些测试PAD既增加了测试成本，也提高了芯片面积。

发明内容

本发明目的是为了解决现有混合信号集成电路的测试电路所需的外部引脚数量多，导致测试成本高昂、对测试人员要求高的问题，提供了一种用于混合信号集成电路的可测性电路。

本发明所述用于混合信号集成电路的可测性电路，它包括测试使能模块、测试电源和偏置电流产生模块和测试模块，

外部输入信号VT_IN同时给测试使能模块和测试模块，测试使能模块为测试电源和偏置电流产生模块提供测试使能信号EN_N，测试电源和偏置电流产生模块为测试模块提供测试电源VS_EN和偏置电流IS_EN，测试模块输出测试结果VT_OUT，

测试使能模块还接收待测电路提供的参考电压VREF1、VREF2和VREF3，测试使能模块还接收待测电路提供的偏置电流IB1和IB2，测试使能模块还接收待测电路提供的偏置电压VB_N和VB_P，测试电源和偏置电流产生模块还接收待测电路提供的参考电压VREF4和偏置电流IB3，测试模块还接收待测电路的n个测试节点的电压信号VT（1）至VT（n）和时钟信号CK。

测试使能模块包括窗口比较器、第三NMOS晶体管MN3、电阻R₁、电阻R₂、电阻R₃、第一比较器C1、第一反相器I1、第二反相器I2、第一或非门O1、第二或非门O2和与非门A1；

第一比较器C1的同相输入端连接外部输入信号VT_IN，第一比较器C1的反相输入端连接待测电路提供的参考电压VREF3，第一比较器C1的输出端VO_C1连接第一反相器I1的输入端，第一反相器I1的输出端连接与非门A1的一个输入端；

电阻R₁的一端和电阻R₃的一端都连接电源VDD，电阻R₁的另一端连接电阻R₂的一端，电阻R₂的另一端连接电源GND；

第三NMOS晶体管MN3的漏极连接电阻R₃的另一端，第三NMOS晶体管MN3的栅极连接电阻R₁和R₂的公共端，第三NMOS晶体管MN3的源极连接电源GND；

第二反相器I2的输入端连接电阻R₃和第三NMOS晶体管MN3的公共节点VO_ST，第二反相器I2的输出端连接与非门A1的另一输入端，第一与非门A1的输出端连接第二或非门O2的一个输入端；

窗口比较器的第一个输入端连接外部输入信号VT_IN，窗口比较器的第二个输入端连接待测电路提供的参考电压VREF1，窗口比较器的第三个输入端连接待测电路提供的参考电压VREF2，窗口比较器的第四个输入端连接待测电路提供的偏置电压VB_N，窗口比较器的第五个输入端连接待测电路提供的偏置电压VB_P，窗口比较器的输出端VO_WIN连接第一或非门O1的一个输入端，第一或非门O1的另一个输入端连接测试使能模块输出的测试使能信号EN_N，第一或非门O1的输出端连接第二或非门O2的另一个输入端，第二或非门O2的输出端连接测试使能模块输出的测试使能信号EN_N。

窗口比较器包括第一电流源IB1、第二电流源IB2、第一PMOS晶体管MP1、第二PMOS晶体管MP2、第三PMOS晶体管MP3、第四PMOS晶体管MP4、第五PMOS晶体管MP5、第一NMOS晶体管MN1和第二NMOS晶体管MN2，

第一电流源的一端连接电源VDD，第一电流源的另一端、第一PMOS晶体管MP1源极和第二PMOS晶体管MP2源极均连接至公共节点VN1；

第一PMOS晶体管MP1的栅极连接外部输入信号VT_IN，第一PMOS晶体管MP1的漏极连接GND；

第二PMOS晶体管MP2的栅极连接待测电路提供的参考电压VREF2，第二PMOS晶体管MP2的漏极同时连接第一NMOS晶体管MN1的漏极和第三PMOS晶体管MP3的漏极；

第一NMOS晶体管MN1的栅极连接待测电路提供的偏置电压VB_N，第一NMOS晶体管MN1的源极连接GND，第一NMOS晶体管MN1的漏极、第二PMOS晶体管MP2的漏极和第三PMOS晶体管MP3的漏极均连接至公共节点VN3；

第二电流源的一端连接电源VDD，第二电流源的另一端、第三PMOS晶体管MP3的源极和第四PMOS晶体管MP4的源极均连接至公共节点VN2；

第三PMOS晶体管MP3的栅极连接外部输入信号VT_IN；

第四PMOS晶体管MP4的栅极连接待测电路提供的参考电压VREF1，第四PMOS晶体管MP4的漏极连接GND；

第五PMOS晶体管MP5的源极连接电源VDD，第五PMOS晶体管MP5的栅极连接待测电路提供的偏置电压VB_P，第五PMOS晶体管MP5的漏极连接第二NMOS晶体管MN2的漏极；

第二NMOS晶体管MN2的栅极连接第一NMOS晶体管MN1的漏极，第二NMOS晶体管MN2的源极连接GND；

第五PMOS晶体管MP5和第二NMOS晶体管MN2的公共端引出窗口比较器的输出端VO_WIN。

测试电源和偏置电流产生模块包括第三电流源、第三反相器I3、第六PMOS晶体管MP6、第七PMOS晶体管MP7、第八PMOS晶体管MP8、第四NMOS晶体管MN4、第五NMOS晶体管MN5、第六NMOS晶体管MN6、第七NMOS晶体管MN7、电阻R₄和电容C；

第三电流源的一端连接VDD，第三电流源的另一端连接第四NMOS晶体管MN4的漏极；第四NMOS晶体管MN4的栅极连接测试使能模块输出的测试使能信号EN_N，第四NMOS晶体管MN4的源极同时连接第五NMOS晶体管MN5的漏极和栅极，第五NMOS晶体管MN5的源极连接GND；

第三反相器I3的输入端连接测试使能模块输出的测试使能信号EN_N，第三反相器I3的输出端EN_P连接第六PMOS晶体管MP6的栅极；第六PMOS晶体管MP6的源极连接电源VDD，第六PMOS晶体管MP6的漏极连接第六NMOS晶体管MN6的漏极；第六NMOS晶体管MN6的栅极连接待测电路提供的参考电压VREF4，第六NMOS晶体管MN6的源极为测试模块提供由使能端控制的测试电源VS_EN；

电容C的一端连接测试电源VS_EN，电容C的另一端连接GND；电阻R₄的一端连接测试电源VS_EN，电阻R₄的另一端连接GND；

第七PMOS晶体管MP7的源极连接测试电源VS_EN，第七PMOS晶体管MP7的栅极同时连接第八PMOS晶体管MP8漏极和栅极，第七PMOS晶体管MP7的漏极为测试模块提供偏置电流IS_EN；第八PMOS晶体管MP8的源极连接测试电源VS_EN，第八PMOS晶体管MP8的漏极还连接第七NMOS晶体管MN7的漏极；第七NMOS晶体管MN7的栅极同时连接第五NMOS晶体管的漏极和栅极，第七NMOS晶体管MN7的源极连接GND。

测试模块包括移位寄存器、数据选择D触发器组、参考电压选择开关组、测试通道选择开关组、分压单元和第二比较器C2，

移位寄存器由第一移位D触发器D1、第二移位D触发器D2……第n移位D触发器Dn依次串联组成，前一个移位D触发器的输出端连接下一个移位D触发器的输入端，n个移位D触发器的时钟信号CK均由待测电路提供，n个移位D触发器的测试电源VS_EN由测试电源和偏置电流产生模块提供；

数据选择D触发器组由第一数据选择D触发器DS1、第二数据选择D触发器DS2……第n数据选择D触发器DSn组成，第k个移位D触发器的输出端连接第k个数据选择D触发器的输入端，n个数据选择D触发器的时钟信号SEL由第二比较器C2的输出信号提供，n个数据选择D触发器的测试电源VS_EN由测试电源和偏置电流产生模块提供，n个数据选择D触发器的输出端分别输出测试信号SW(1)、SW(2)……SW(n)，

分压单元并联在电源VDD和GND之间，该分压单元由R₅、R₆……R_n+4共计n个电阻依次串联构成，其中电阻R₅连接GND，电阻R_n+4连接电源VDD，

参考电压选择开关组由VS1、VS2……VSn共计n个参考电压选择开关组成，参考电压选择开关VS1、VS2……VSn的一端分别连接GND、电阻R5和电阻R6的公共端……电阻R_n+3和电阻R_n+4的公共端，参考电压选择开关VS1、VS2……VSn的另一端均与第二比较器C2的反相输入端一起连接至公共端VR_LA，

第二比较器C2的同相输入端连接外部输入信号VT_IN，第二比较器C2的输出端为数据选择D触发器组提供时钟信号SEL；

测试通道选择开关组由TS1、TS2……TSn共计n个测试通道选择开关组成，测试通道选择开关TS1、TS2……TSn的一端连接在一起、并作为测试模块测试结果VT_OUT输出端，测试通道选择开关TS1、TS2……TSn的另一端分别连接待测电路的n个测试节点VT(1)、VT(2)……VT(n)，测试通道选择开关TS1、TS2……TSn的开关通断分别由n个数据选择D触发器的输出端输出的测试信号SW(1)、SW(2)……SW(n)一一对应控制；

其中，k和n均为自然数，k=1,2，...,n。

本发明的优点：本发明设计了一种用于混合信号可测性电路，其主要由测试使能模块、测试电源和偏置电流产生模块与测试模块等三部分组成，只用两个与片外相连的PAD，通过片内的开关选择来实现对片上n个待测节点的性能测试与故障诊断。

传统条件下，如果需要对待测电路中的n个节点进行性能测试，则需要n个与片外相连的PAD。而应用了本发明中提出的可测性电路后，可以减少芯片性能测试和故障诊断所需的PAD数量。待测电路的测试节点越多，该可测性电路的优势越明显。当不需要对待测电路进行性能测试和故障诊断时，该可测性电路的测试电源和偏置电流产生模块与测试模块都没有电流流过，因此该可测性电路对待测电路的正常工作装态电流影响很小。

本发明的具体效果已经通过电路仿真结果验证。为了验证本发明的效果，这里在一个混合信号的待测电路中，选取了n=16个关键电路节点，其中待测电路（DUT）提供的参考电压分别为VREF1=1.36V，VREF2=1.57V，VREF3=2.93，VREF4=2.5V，当输入端VT_IN电压介于VREF1和VREF2之间时，测试使能状态EN_N输出变为高电平，测试电源和偏置电流产生模块开始工作，为测试模块提供电源电压和偏置电流，此时，图5中的第六NMOS晶体管导通，VS_EN输出电压比VREF4低一个阈值电压，即VS_EN=1.8V，IS_EN=2uA；测试电路开始工作，可以通过VT_OUT对待测电路中的VT（1）至VT（16）各节点的电压和信号波形进行测试。表1给出了进入测试状态后，当VT_IN电压分别为不同值时，VT（1）~VT（16）各节点电压和从测试端VT_OUT得到的输出电压和波形。

表1可测性电路输入输出及测试状态

当输入电压VT_IN>VREF3时，测试使能电路的输出信号EN_N变为低电平，测试电源和偏置电路产生模块与测试模块所有电路关闭，可测性电路关闭。

附图说明

图1是背景技术涉及的传统混合信号集成电路的测试电路原理图；

图2是采用本发明所述用于混合信号集成电路的可测性电路对待测电路进行测试的原理图；；

图3是本发明所述用于混合信号集成电路的可测性电路框图；

图4是图3中测试使能模块的电路框图；

图5是图3中测试电源和偏置电流产生模块的电路框图；

图6是图3中测试模块的电路框图。

具体实施方式

具体实施方式一：下面结合图2和图3说明本实施方式，本实施方式所述用于混合信号集成电路的可测性电路，它包括测试使能模块1、测试电源和偏置电流产生模块2和测试模块3，

外部输入信号VT_IN同时给测试使能模块1和测试模块3，测试使能模块1为测试电源和偏置电流产生模块2提供测试使能信号EN_N，测试电源和偏置电流产生模块2为测试模块3提供测试电源VS_EN和偏置电流IS_EN，测试模块3输出测试结果VT_OUT，

测试使能模块1还接收待测电路提供的参考电压VREF1、VREF2和VREF3，测试使能模块1还接收待测电路提供的偏置电流IB1和IB2，测试使能模块1还接收待测电路提供的偏置电压VB_N和VB_P，测试电源和偏置电流产生模块2还接收待测电路提供的参考电压VREF4和偏置电流IB3，测试模块3还接收待测电路的n个测试节点的电压信号VT（1）至VT（n）和时钟信号CK。

本实施方式所述混合信号集成电路可测性电路结构包括三个功能模块，分别是测试使能模块、测试电源和偏置电流产生模块与测试模块。

电路实现方式：

测试使能模块1的输入为外部输入信号VT_IN，待测电路提供的比较器参考电压VREF1、VREF2、VREF3，测试使能模块1的输出测试使能信号EN_N；

测试电源和偏置电流产生模块2的一个输入端与测试使能模块1的输出端EN_N相连，另一个输入端来自待测电路的参考电压VREF4，测试电源和偏置电流产生模块2的输出为测试模块3提供电源VS_EN和偏置电流IS_EN；

测试模块3的输入端连接测试电源和偏置电流产生模块2的输出VS_EN、IS_EN和芯片的外部输入信号VT_IN，同时连接待测电路的测试节点的电压信号VT（1）-VT(n)与时钟信号CK，测试模块3的输出为VT_OUT；

图3中测试使能模块1根据输入VT_IN电压的是否处在给定的参考电压区间，产生一个控制信号EN_N。当电源开始上电后，EN_N为低电平，此时测试电源和偏置电流模块2不工作。当VT_IN电压进入由VREF1和VREF2设定的参考电压区间后，EN_N为高电平。此时测试电源和偏置电流模块2工作，为测试模块3提供电源和电流偏置，测试模块3将根据输入电压的高低，选择不同的开关，将待测节点VT（1）-VT（n）的电压或者波形传输到VT_OUT。当可测性电路得输入电压VT_IN超过VREF3后，测试使能模块1的输出EN_N变为低电平，测试状态停止。

具体实施方式二：下面结合图4说明本实施方式，本实施方式对实施方式一作进一步说明，测试使能模块1包括窗口比较器1-1、第三NMOS晶体管MN3、电阻R₁、电阻R₂、电阻R₃、第一比较器C1、第一反相器I1、第二反相器I2、第一或非门O1、第二或非门O2和与非门A1；

第一比较器C1的同相输入端连接外部输入信号VT_IN，第一比较器C1的反相输入端连接待测电路提供的参考电压VREF3，第一比较器C1的输出端VO_C1连接第一反相器I1的输入端，第一反相器I1的输出端连接与非门A1的一个输入端；

电阻R₁的一端和电阻R₃的一端都连接电源VDD，电阻R₁的另一端连接电阻R₂的一端，电阻R₂的另一端连接电源GND；

第三NMOS晶体管MN3的漏极连接电阻R₃的另一端，第三NMOS晶体管MN3的栅极连接电阻R₁和R₂的公共端，第三NMOS晶体管MN3的源极连接电源GND；

第二反相器I2的输入端连接电阻R₃和第三NMOS晶体管MN3的公共节点VO_ST，第二反相器I2的输出端连接与非门A1的另一输入端，第一与非门A1的输出端连接第二或非门O2的一个输入端；

窗口比较器1-1的第一个输入端连接外部输入信号VT_IN，窗口比较器1-1的第二个输入端连接待测电路提供的参考电压VREF1，窗口比较器1-1的第三个输入端连接待测电路提供的参考电压VREF2，窗口比较器1-1的第四个输入端连接待测电路提供的偏置电压VB_N，窗口比较器1-1的第五个输入端连接待测电路提供的偏置电压VB_P，窗口比较器1-1的输出端VO_WIN连接第一或非门O1的一个输入端，第一或非门O1的另一个输入端连接测试使能模块1输出的测试使能信号EN_N，第一或非门O1的输出端连接第二或非门O2的另一个输入端，第二或非门O2的输出端连接测试使能模块1输出的测试使能信号EN_N。

VREF1和VREF2形成一个电压窗口。

具体实施方式三：本实施方式对实施方式二作进一步说明，窗口比较器1-1包括第一电流源、第二电流源，第一PMOS晶体管MP1、第二PMOS晶体管MP2、第三PMOS晶体管MP3、第四PMOS晶体管MP4、第五PMOS晶体管MP5、第一NMOS晶体管MN1和第二NMOS晶体管MN2，

第一电流源的一端连接电源VDD，第一电流源的另一端、第一PMOS晶体管MP1源极和第二PMOS晶体管MP2源极均连接至公共节点VN1；

第一PMOS晶体管MP1的栅极连接外部输入信号VT_IN，第一PMOS晶体管MP1的漏极连接GND；

第二PMOS晶体管MP2的栅极连接待测电路提供的参考电压VREF2，第二PMOS晶体管MP2的漏极同时连接第一NMOS晶体管MN1的漏极和第三PMOS晶体管MP3的漏极；

第一NMOS晶体管MN1的栅极连接待测电路提供的偏置电压VB_N，第一NMOS晶体管MN1的源极连接GND，第一NMOS晶体管MN1的漏极、第二PMOS晶体管MP2的漏极和第三PMOS晶体管MP3的漏极均连接至公共节点VN3；

第二电流源的一端连接电源VDD，第二电流源的另一端、第三PMOS晶体管MP3的源极和第四PMOS晶体管MP4的源极均连接至公共节点VN2；

第三PMOS晶体管MP3的栅极连接外部输入信号VT_IN；

第四PMOS晶体管MP4的栅极连接待测电路提供的参考电压VREF1，第四PMOS晶体管MP4的漏极连接GND；

第五PMOS晶体管MP5的源极连接电源VDD，第五PMOS晶体管MP5的栅极连接待测电路提供的偏置电压VB_P，第五PMOS晶体管MP5的漏极连接第二NMOS晶体管MN2的漏极；

第二NMOS晶体管MN2的栅极连接第一NMOS晶体管MN1的漏极，第二NMOS晶体管MN2的源极连接GND；

第五PMOS晶体管MP5和第二NMOS晶体管MN2的公共端引出窗口比较器1-1的输出端VO_WIN。

第一电流源提供偏置电流IB1，第二电流源提供偏置电流IB2。

在图4中的测试使能模块1，当输入电压VT_IN<VREF1时，对于由MP1和MP2组成的差分对来说，其两个晶体管的漏源电流之和可以表示为

I_{DS_MP1}+I_{DS_MP2}=IB1                                     （1）

其中I_{DS_MP}1和I_{DS_MP2}分别为PMOS晶体管MP1和MP2的漏源电流。由于此时VT_IN<VREF1<VREF2，因此尾电流完全流过MP1，即此时I_{DS_MP1}=IB1，晶体管MP2的源栅电压小于其阈值电压，晶体管MP2没有电流流过。而对于由MP3和MP4组成的差分对来说，

I_{DS_MP3}+I_{DS_MP4}=IB2                                       （2）

其中I_{DS_MP3}和I_{DS_MP4}分别为晶体管MP3和MP4的漏源电流。由于晶体管MP4的漏极接GND，源漏电压V_{SD_MP4}比较大，因此MP4工作在饱和区，其漏源电流I_{DS_MP4}可以表示为

$I_{\mathrm{DS}\_\mathrm{MP}4}=\frac{1}{2}{\mathrm{\&mu;}}_p{C}_{\mathrm{OX}}\frac{W4}{L4}{(V_{\mathrm{SG}\_\mathrm{MP}4}-|V_{\mathrm{THP}}\left|\right)}^2(1+{\mathrm{\&lambda;V}}_{\mathrm{SD}\_\mathrm{MP}4})---\left(3\right)$

其中，μ_p为PMOS晶体管MP4的空穴迁移率，C_OX为单位面积栅氧化层电容，W4和L4为分别为晶体管MP4的栅宽和栅长，VSG_MP4是晶体管MP4的源栅电压，其大小可以表示为

V_{SG_MP4}=VN2-VREF1                                         （4）

对于晶体管MP3来说，其源栅电压VSG_MP3可以表示为

V_{SG_MP3}=V_N2-VT_IN                                         （5）

由于VT_IN<VREF1，因此V_{SG_MP3}>V_{SG_MP4}因此，晶体管MP3工作在深线性区，即

$I_{\mathrm{DS}\_\mathrm{MP}3}\&ap;{\mathrm{\&mu;}}_p{C}_{\mathrm{OX}}\frac{W3}{L3}(V_{\mathrm{SG}\_\mathrm{MP}3}-|V_{\mathrm{THP}}\left|\right)V_{\mathrm{SD}\_\mathrm{MP}3}---\left(6\right)$

此时，节点VN3的电压接近节点的电压VN2

当VT_IN电压大于VREF2时，晶体管MP3和MP4的总电流为

I_{DS_MP3}+I_{DS_MP4}＝IB2                                      （8）

此时，由于VT_IN>VREF2>VREF1，因此电流完全流过晶体管MP4，晶体管MP3的源栅电压小于其阈值电压的绝对值，即V_{SG_MP3}<|V_THP|即晶体管MP3关闭，此时节点VN3的电压与MP3无关。而对于由MP1和MP2组成的差分对，则有

I_{DS_MP1}+I_{DS_MP1}＝IB1                                      （9）

晶体管MP1的漏极连接GND，其源漏电压很高，该晶体管工作在饱和区，其电流可以表示为

$I_{\mathrm{DS}\_\mathrm{MP}1}=\frac{1}{2}{\mathrm{\&mu;}}_p{C}_{\mathrm{OX}}\frac{W1}{L1}{(V_{\mathrm{SG}\_\mathrm{MP}1}-|V_{\mathrm{THP}}\left|\right)}^2(1+{\mathrm{\&lambda;V}}_{\mathrm{SD}\_\mathrm{MP}1})---\left(10\right)$

晶体管MP2的源栅电压V_{SG_MP2}=VN1-VREF2>V_{SG_MP1}=VN1-VT_IN，此时晶体管MP2将进入线性区，并随着VT_IN电压的升高，其线性程度将逐步加深，即VSD_MP2将更小，此时节点VN3的电压可以表示为

当输入电压VREF1<VT_IN<VREF2时，晶体管MP1-MP4都工作在饱和区，因此由MP1和MP2组成的差分对的输入电压V_ID1=VREF2-VT_IN，其随着输入电压增加而减小，而由MP3和MP4组成的差分对的输入电压V_ID2=VT_IN-VREF1随着输入电压增加而增加，而两个差分对输出电压的公共端电压可以表示为

VN3=A_V1×V_ID1-A_V2×V_ID2                                      （12）

其中A_V1和A_V2分别为两个差分对的增益，其中A_V2前面的负号表示输入电压与输出电压反相，因此节点VN3的输出电压将随着输入电压的增加而迅速降低，直到晶体管MN1工作于线性区。

VN3=V_{DS_MN1}≈0.2V                                            （13）

综合式(7)、(11)和(13)可以得到在不同输入情况下N3节点的输出电压表达式

即，当输入电压VT_IN进入VREF1和VREF2的区间后，节点VN3的输出电压很低，小于晶体管MN2的阈值电压，VO_WIN的输出电压是高电平，当VT_IN输入电压不在该区间时，节点VN3的输出电压最低为2.05V，远高于晶体管MN2的阈值电压，因此晶体管MN2导通，VO_WIN输出电压为低电平，这里由PMOS晶体管MP1-MP5和NMOS晶体管MN1-MN2形成了一个简单的窗口比较器1-1。输入电压VT_IN在进入窗口比较器1-1的同时，也传输到了第一比较器C1的同相输入端，第一比较器C1的反相输入端是参考电压VREF3=2.93V，当VT_IN>VREF3时，第一比较器C1的输出电压VO_C1为高电平，反之为低电平。晶体管MN3和电阻R2-R4组成了启动判断电路，其输出用VO_ST表示，图4输出的测试使能信号EN_N则根据VO_WIN、VO_C1和VO_ST等三个电压的电平确定，即

$\mathrm{EN}\_N=\stackrel{\&OverBar;}{\stackrel{\&OverBar;}{\stackrel{\&OverBar;}{\mathrm{VO}\_\mathrm{ST}}\&CenterDot;\stackrel{\&OverBar;}{\mathrm{VO}\_C1}}+\stackrel{\&OverBar;}{\mathrm{VO}\_\mathrm{WIN}+\mathrm{EN}\_N}}---\left(15\right)$

初始时刻，电源上电完成前，晶体管MN3关闭，VO_ST的输出与电源电压相等，则EN_N输出为低电平。

当输入电压VT_IN进入窗口比较器1-1的比较区间，即VREF1<VT_IN<VREF2，则窗口比较器1-1的输出VO_WIN的输出为高电平。此时电源电压VDD经过电阻R1和R2分压后令晶体管MN3导通，VO_ST为低电平，测试使能模块1的输出EN-N变为高电平，当输入电压VT_IN变化但是满足VT_IN<VREF3=2.93V时，测试使能模块1的输出EN_N维持其高电平输出不变，可测性电路结构维持其测试状态。当输入电压VT_IN>VREF3时，测试使能模块1的输出电压EN_N变为低电平，测试状态解除。

具体实施方式四：下面结合图5说明本实施方式，本实施方式对实施方式一、二或三作进一步说明，测试电源和偏置电流产生模块2包括第三电流源、第三反相器I3、第六PMOS晶体管MP6、第七PMOS晶体管MP7、第八PMOS晶体管MP8、第四NMOS晶体管MN4、第五NMOS晶体管MN5、第六NMOS晶体管MN6、第七NMOS晶体管MN7、电阻R₄和电容C；

第三电流源的一端连接VDD，第三电流源的另一端连接第四NMOS晶体管MN4的漏极；第四NMOS晶体管MN4的栅极连接测试使能模块1输出的测试使能信号EN_N，第四NMOS晶体管MN4的源极同时连接第五NMOS晶体管MN5的漏极和栅极，第五NMOS晶体管MN5的源极连接GND；

第三反相器I3的输入端连接测试使能模块1输出的测试使能信号EN_N，第三反相器I3的输出端EN_P连接第六PMOS晶体管MP6的栅极；第六PMOS晶体管MP6的源极连接电源VDD，第六PMOS晶体管MP6的漏极连接第六NMOS晶体管MN6的漏极；第六NMOS晶体管MN6的栅极连接待测电路提供的参考电压VREF4，第六NMOS晶体管MN6的源极为测试模块3提供由使能端控制的测试电源VS_EN；

电容C的一端连接测试电源VS_EN，电容C的另一端连接GND；电阻R₄的一端连接测试电源VS_EN，电阻R₄的另一端连接GND；

第七PMOS晶体管MP7的源极连接测试电源VS_EN，第七PMOS晶体管MP7的栅极同时连接第八PMOS晶体管MP8漏极和栅极，第七PMOS晶体管MP7的漏极为测试模块3提供偏置电流IS_EN；第八PMOS晶体管MP8的源极连接测试电源VS_EN，第八PMOS晶体管MP8的漏极还连接第七NMOS晶体管MN7的漏极；第七NMOS晶体管MN7的栅极同时连接第五NMOS晶体管的漏极和栅极，第七NMOS晶体管MN7的源极连接GND。

第三电流源提供偏置电流IB3。

图5所示的测试电源和偏置电流产生模块2中，其输入信号为测试使能模块1的输出信号EN_N和偏置电流IB3，当图5中EN_N的输入端为高电平时，NMOS晶体管MN4开启，偏置电流IB3流过MN5，该电流经过MN7、MP8和MP7镜像后产生测试偏置电流IS_EN；同时，EN_N的高电平输入到第三反相器I3，其输出EN_P为低电平控制信号，PMOS晶体管MP6导通，NMOS晶体管MN6有电流流过，MN6的栅极连接待测电路DUT提供的偏置电压VREF4，因此晶体管MN6的源极电压VS_EN可以表示为：

VS_EN=VREF4-V_{GS_MN6}                                         （16）

其中V_{GS_MN6}为晶体管MN6的栅源电压。VS_EN为测试模块3提供电源电压，IS_EN为测试模块3提供偏置电流。

具体实施方式五：下面结合图6说明本实施方式，本实施方式对实施方式一、二、三或四作进一步说明，测试模块3包括移位寄存器3-1、数据选择D触发器组3-2、参考电压选择开关组3-3、测试通道选择开关组3-4、分压单元和第二比较器C2，

移位寄存器3-1由第一移位D触发器D1、第二移位D触发器D2……第n移位D触发器Dn依次串联组成，前一个移位D触发器的输出端连接下一个移位D触发器的输入端，n个移位D触发器的时钟信号CK均由待测电路提供，n个移位D触发器的测试电源VS_EN由测试电源和偏置电流产生模块2提供；

数据选择D触发器组3-2由第一数据选择D触发器DS1、第二数据选择D触发器DS2……第n数据选择D触发器DSn组成，第k个移位D触发器的输出端连接第k个数据选择D触发器的输入端，n个数据选择D触发器的时钟信号SEL由第二比较器C2的输出信号提供，n个数据选择D触发器的测试电源VS_EN由测试电源和偏置电流产生模块2提供，n个数据选择D触发器的输出端分别输出测试信号SW(1)、SW(2)……SW(n)，

分压单元并联在电源VDD和GND之间，该分压单元由R₅、R₆……R_n+4共计n个电阻依次串联构成，其中电阻R₅连接GND，电阻R_n+4连接电源VDD，

参考电压选择开关组3-3由VS1、VS2……VSn共计n个参考电压选择开关组成，参考电压选择开关VS1、VS2……VSn的一端分别连接GND、电阻R5和电阻R6的公共端……电阻R_n+3和电阻R_n+4的公共端，参考电压选择开关VS1、VS2……VSn的另一端均与第二比较器C2的反相输入端一起连接至公共端VR_LA，第二比较器C2的同相输入端连接外部输入信号VT_IN，第二比较器C2的输出端为数据选择D触发器组3-2提供时钟信号SEL；

测试通道选择开关组3-4由TS1、TS2……TSn共计n个测试通道选择开关组成，测试通道选择开关TS1、TS2……TSn的一端连接在一起、并作为测试模块3测试结果VT_OUT输出端，测试通道选择开关TS1、TS2……TSn的另一端分别连接待测电路的n个测试节点VT(1)、VT(2)……VT(n)，测试通道选择开关TS1、TS2……TSn的开关通断分别由n个数据选择D触发器的输出端输出的测试信号SW(1)、SW(2)……SW(n)一一对应控制；

其中，k和n均为自然数，k=1,2，...,n。

在图6的测试模块电路中，其所有VS_EN和IS_EN分别是测试电源和偏置电流模块2产生的电压和电流，其中VS_EN为不同的D触发器组提供电源，IS_EN为第二比较器C2提供偏置电流。其中D触发器D1、D2至Dn形成了一个移位寄存器3-1，其输入信号D（0）被每一个D触发器延迟一个时钟周期后，分别用来控制参考电压选择开关VS1，VS2直至VSn，因此在VS1-VSn形成的参考电压选择开关组3-3的另一端产生了一个随着时间呈阶梯状上升的参考电压VR_LA，这个参考电压输入到第二比较器C2的反相端，第二比较器C2的同相端连接整个可测性电路结构的外部输入电压VT_IN。当输入信号VT_IN比阶梯状上升的参考电压VR_LA大时，第二比较器C2的输出电压SEL为高电平。当阶梯状上升的参考电压VR_LA满足VR_LA>VT_IN时，第二比较器C2的输出电压迅速降低，变为低电平，此时SEL为一个从高电平向低电平跃变的下降沿。这个由第二比较器C2的输出端SEL产生的下降沿为数据选择D触发器组DS1，DS2至DSn提供采样时钟，对D(1)，D(2)至D(n)之间的n个延迟数据进行采样。当SEL的下降沿采到D(1)，D(2)至D(n)之间的一个高电平时，其对应的数据选择D触发器输出也是高电平。此时，其他所有数据选择D触发器的输出均为低电平。这些数据选择D触发器的输出电压形成了由TS1，TS2直至TSn等开关组成的测试通道选择开关组3-4的控制信号，闭合相应的测试开关，将与之对应的那个测试节点的电压或者信号传输到可测性电路结构的输出端VT_OUT。当输入电压VT_IN为固定的电压值时，可测性电路结构只会选择一个测试开关打开，将这个测试节点的电压传输给VT_OUT。如果VT_IN的电压按照一定的幅度随着时间上升，则测试开关组将依次打开，并将测试点电压传输到VT_OUT，形成一组模拟电路的测试结果矢量，以判断该模拟集成电路的工作状态是否正确。

Claims (5)

1.用于混合信号集成电路的可测性电路，其特征在于，它包括测试使能模块(1)、测试电源和偏置电流产生模块(2)和测试模块(3)，

外部输入信号VT_IN同时给测试使能模块(1)和测试模块(3)，测试使能模块(1)为测试电源和偏置电流产生模块(2)提供测试使能信号EN_N，测试电源和偏置电流产生模块(2)为测试模块(3)提供测试电源VS_EN和偏置电流IS_EN，测试模块(3)输出测试结果VT_OUT，

测试使能模块(1)还接收待测电路提供的参考电压VREF1、VREF2和VREF3，测试使能模块(1)还接收待测电路提供的偏置电流IB1和IB2，测试使能模块(1)还接收待测电路提供的偏置电压VB_N和VB_P，测试电源和偏置电流产生模块(2)还接收待测电路提供的参考电压VREF4和偏置电流IB3，测试模块(3)还接收待测电路的n个测试节点的电压信号VT(1)至VT(n)和时钟信号CK；

测试使能模块(1)根据输入电压VT_IN是否处在给定的参考电压区间，产生一个测试使能信号EN_N：

当电源开始上电后，测试使能信号EN_N为低电平，此时测试电源和偏置电流模块(2)不工作；

当输入电压VT_IN满足条件VREF1<VT_IN<VREF2时，测试使能信号EN_N变为高电平；此时测试电源和偏置电流模块(2)工作，为测试模块(3)提供电源和电流偏置，测试模块(3)将根据输入电压VT_IN的高低，选择不同的开关，将待测节点VT(1)-VT(n)的电压或者波形传输到VT_OUT；

当输入电压VT_IN继续升高，满足条件VT_IN>VREF3时，测试使能信号EN_N变为低电平，测试状态停止。

2.根据权利要求1所述用于混合信号集成电路的可测性电路，其特征在于，测试使能模块(1)包括窗口比较器(1-1)、第三NMOS晶体管MN3、电阻R₁、电阻R₂、电阻R₃、第一比较器C1、第一反相器I1、第二反相器I2、第一或非门O1、第二或非门O2和与非门A1；

第一比较器C1的同相输入端连接外部输入信号VT_IN，第一比较器C1的反相输入端连接待测电路提供的参考电压VREF3，第一比较器C1的输出端VO_C1连接第一反相器I1的输入端，第一反相器I1的输出端连接与非门A1的一个输入端；

电阻R₁的一端和电阻R₃的一端都连接电源VDD，电阻R₁的另一端连接电阻R₂的一端，电阻R₂的另一端连接电源GND；

第三NMOS晶体管MN3的漏极连接电阻R₃的另一端，第三NMOS晶体管MN3的栅极连接电阻R₁和R₂的公共端，第三NMOS晶体管MN3的源极连接电源GND；

第二反相器I2的输入端连接电阻R₃和第三NMOS晶体管MN3的公共节点VO_ST，第二反相器I2的输出端连接与非门A1的另一输入端，第一与非门A1的输出端连接第二或非门O2的一个输入端；

窗口比较器(1-1)的第一个输入端连接外部输入信号VT_IN，窗口比较器(1-1)的第二个输入端连接待测电路提供的参考电压VREF1，窗口比较器(1-1)的第三个输入端连接待测电路提供的参考电压VREF2，窗口比较器(1-1)的第四个输入端连接待测电路提供的偏置电压VB_N，窗口比较器(1-1)的第五个输入端连接待测电路提供的偏置电压VB_P，窗口比较器(1-1)的输出端VO_WIN连接第一或非门O1的一个输入端，第一或非门O1的另一个输入端连接测试使能模块(1)输出的测试使能信号EN_N，第一或非门O1的输出端连接第二或非门O2的另一个输入端，第二或非门O2的输出端连接测试使能模块(1)输出的测试使能信号EN_N。

3.根据权利要求2所述用于混合信号集成电路的可测性电路，其特征在于，窗口比较器(1-1)包括第一电流源、第二电流源、第一PMOS晶体管MP1、第二PMOS晶体管MP2、第三PMOS晶体管MP3、第四PMOS晶体管MP4、第五PMOS晶体管MP5、第一NMOS晶体管MN1和第二NMOS晶体管MN2，

第一电流源的一端连接电源VDD，第一电流源的另一端、第一PMOS晶体管MP1源极和第二PMOS晶体管MP2源极均连接至公共节点VN1；

第一PMOS晶体管MP1的栅极连接外部输入信号VT_IN，第一PMOS晶体管MP1的漏极连接GND；

第二PMOS晶体管MP2的栅极连接待测电路提供的参考电压VREF2，第二PMOS晶体管MP2的漏极同时连接第一NMOS晶体管MN1的漏极和第三PMOS晶体管MP3的漏极；

第一NMOS晶体管MN1的栅极连接待测电路提供的偏置电压VB_N，第一NMOS晶体管MN1的源极连接GND，第一NMOS晶体管MN1的漏极、第二PMOS晶体管MP2的漏极和第三PMOS晶体管MP3的漏极均连接至公共节点VN3；

第二电流源的一端连接电源VDD，第二电流源的另一端、第三PMOS晶体管MP3的源极和第四PMOS晶体管MP4的源极均连接至公共节点VN2；

第三PMOS晶体管MP3的栅极连接外部输入信号VT_IN；

第四PMOS晶体管MP4的栅极连接待测电路提供的参考电压VREF1，第四PMOS晶体管MP4的漏极连接GND；

第五PMOS晶体管MP5的源极连接电源VDD，第五PMOS晶体管MP5的栅极连接待测电路提供的偏置电压VB_P，第五PMOS晶体管MP5的漏极连接第二NMOS晶体管MN2的漏极；

第二NMOS晶体管MN2的栅极连接第一NMOS晶体管MN1的漏极，第二NMOS晶体管MN2的源极连接GND；

第五PMOS晶体管MP5和第二NMOS晶体管MN2的公共端引出窗口比较器(1-1)的输出端VO_WIN。

4.根据权利要求1所述用于混合信号集成电路的可测性电路，其特征在于，测试电源和偏置电流产生模块(2)包括第三电流源、第三反相器I3、第六PMOS晶体管MP6、第七PMOS晶体管MP7、第八PMOS晶体管MP8、第四NMOS晶体管MN4、第五NMOS晶体管MN5、第六NMOS晶体管MN6、第七NMOS晶体管MN7、电阻R₄和电容C；

第三电流源的一端连接VDD，第三电流源的另一端连接第四NMOS晶体管MN4的漏极；第四NMOS晶体管MN4的栅极连接测试使能模块(1)输出的测试使能信号EN_N，第四NMOS晶体管MN4的源极同时连接第五NMOS晶体管MN5的漏极和栅极，第五NMOS晶体管MN5的源极连接GND；

第三反相器I3的输入端连接测试使能模块(1)输出的测试使能信号EN_N，第三反相器I3的输出端EN_P连接第六PMOS晶体管MP6的栅极；第六PMOS晶体管MP6的源极连接电源VDD，第六PMOS晶体管MP6的漏极连接第六NMOS晶体管MN6的漏极；第六NMOS晶体管MN6的栅极连接待测电路提供的参考电压VREF4，第六NMOS晶体管MN6的源极为测试模块(3)提供由使能端控制的测试电源VS_EN；

电容C的一端连接测试电源VS_EN，电容C的另一端连接GND；电阻R₄的一端连接测试电源VS_EN，电阻R₄的另一端连接GND；

第七PMOS晶体管MP7的源极连接测试电源VS_EN，第七PMOS晶体管MP7的栅极同时连接第八PMOS晶体管MP8漏极和栅极，第七PMOS晶体管MP7的漏极为测试模块(3)提供偏置电流IS_EN；第八PMOS晶体管MP8的源极连接测试电源VS_EN，第八PMOS晶体管MP8的漏极还连接第七NMOS晶体管MN7的漏极；第七NMOS晶体管MN7的栅极同时连接第五NMOS晶体管的漏极和栅极，第七NMOS晶体管MN7的源极连接GND。

5.根据权利要求1所述用于混合信号集成电路的可测性电路，其特征在于，测试模块(3)包括移位寄存器(3-1)、数据选择D触发器组(3-2)、参考电压选择开关组(3-3)、测试通道选择开关组(3-4)、分压单元和第二比较器C2，

移位寄存器(3-1)由第一移位D触发器D1、第二移位D触发器D2……第n移位D触发器Dn依次串联组成，前一个移位D触发器的输出端连接下一个移位D触发器的输入端，n个移位D触发器的时钟信号CK均由待测电路提供，n个移位D触发器的测试电源VS_EN由测试电源和偏置电流产生模块(2)提供；

数据选择D触发器组(3-2)由第一数据选择D触发器DS1、第二数据选择D触发器DS2……第n数据选择D触发器DSn组成，第k个移位D触发器的输出端连接第k个数据选择D触发器的输入端，n个数据选择D触发器的时钟信号SEL由第二比较器C2的输出信号提供，n个数据选择D触发器的测试电源VS_EN由测试电源和偏置电流产生模块(2)提供，n个数据选择D触发器的输出端分别输出测试信号SW(1)、SW(2)……SW(n)，

分压单元并联在电源VDD和GND之间，该分压单元由R₅、R₆……R_n+4共计n个电阻依次串联构成，其中电阻R₅连接GND，电阻R_n+4连接电源VDD，

参考电压选择开关组(3-3)由VS1、VS2……VSn共计n个参考电压选择开关组成，参考电压选择开关VS1、VS2……VSn的一端分别连接GND、电阻R5和电阻R6的公共端……电阻R_n+3和电阻R_n+4的公共端，参考电压选择开关VS1、VS2……VSn的另一端均与第二比较器C2的反相输入端一起连接至公共端VR_LA，

第二比较器C2的同相输入端连接外部输入信号VT_IN，第二比较器C2的输出端为数据选择D触发器组(3-2)提供时钟信号SEL；

测试通道选择开关组(3-4)由TS1、TS2……TSn共计n个测试通道选择开关组成，测试通道选择开关TS1、TS2……TSn的一端连接在一起、并作为测试模块(3)测试结果VT_OUT输出端，测试通道选择开关TS1、TS2……TSn的另一端分别连接待测电路的n个测试节点VT(1)、VT(2)……VT(n)，测试通道选择开关TS1、TS2……TSn的开关通断分别由n个数据选择D触发器的输出端输出的测试信号SW(1)、SW(2)……SW(n)一一对应控制；

其中，k和n均为自然数，k＝1,2,…,n。