CN102117343A - 用于数模混合信号芯片的可测性电路 - Google Patents

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范志祥
刘颖
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Abstract

本发明公开了一种用于数模混合信号芯片的可测性电路，该可测性电路包括多路选择模块，控制模块，电压跟随器模块，以及数字输出缓冲器模块。所述多路选择模块选择需要观测的信号，将其送入电压跟随器模块或数字输出缓冲器模块，控制模块产生控制信号，选择打开电压跟随器模块或者数字输出缓冲器模块，若选择的是模拟信号则送给电压跟随器模块，若选择的是数字信号则送给数字输出缓冲器模块。本发明的可测性电路能够通过芯片的一个输出引脚观察芯片中重要的数字信号和模拟信号，这有利于芯片故障分析和调试，适用于数模混合信号芯片以及全定制芯片。

Description

用于数模混合信号芯片的可测性电路
技术领域
本发明涉及一种用于观测数模混合信号芯片或者全定制芯片中数字信号和模拟信号的可测试性电路。
背景技术
随着集成电路技术的发展，集成电路的规模迅速膨胀，电路结构也越来越复杂，芯片的测试变得越来越困难，测试费用往往比设计费用还要高，测试成本已成为产品开发成本的重要组成部分，测试时间的长短也直接影响到产品上市时间进而影响经济效益。为了使测试成本保持在合理的限度内，最有效的方法是在芯片设计时采用可测性设计(DFT)技术。因此过去由设计人员根据需求来设计电路，而测试人员根据已经设计或研制完成的系统和电路来制定测试的方案的传统做法已经不适应实际生产的需求，电路设计工程师在设计系统和电路的同时必须考虑到测试的要求，因此，衡量一个系统或电路的标准不仅有性能的优劣，器件的多少，而且还要看设计的电路是否可测，以及测试是否方便，测试码生成是否容易等问题，这就是集成电路的可测性设计。
总的来说，一个电路是可测的，这就意味着在预定的经费开支和一定的时间内可以产生一个测试矢量集，且可以时间予以评估和计算已经实际施加这些测试矢量，以便完成预定故障的检测和定位。
由此可见，一个电路的可测性问题应该包括以下两个方面：
1)要容易由外部输入信号来控制电路中的各个节点的电平值，以便能够敏化故障和控制敏化通路上的各控制信号。这种特性反应用测试矢量来改变一个节点逻辑的难易程度，称为节点的可控性。
2)要容易建立故障的敏化通路，使内部故障能传播到外部输出端，以便能够从外部输出端口观察内部故障是否存在。这种特性反映从外部输出端观察内部故障的难易程度，称为可观性。
可测性设计已经广泛应用于数字电路中，EDA工具协助设计者自动完成，如Synopsys的DFT compiler就可以很方便的实现可测性设计。但是对于数模混合信号电路，目前还没有EDA工具能够做到自动加入可测性电路。
发明内容
本发明要解决的技术问题是提供一种用于数模混合信号芯片的可测性电路，它能够方便、快捷的检测出芯片中的模拟信号和数字信号。
为了解决上述技术问题，本发明的用于数模混合信号芯片的可测性电路，包括：多路选择模块，控制模块，电压跟随器模块，以及数字输出缓冲器模块；
多路选择模块用于根据使能信号和选择信号，来选择需要观测的信号，并将该待观测信号送入电压跟随器模块或数字输出缓冲器模块；
控制模块用于根据使能信号和选择信号来产生控制信号，选择是打开电压跟随器模块还是数字输出缓冲器模块，若是模拟信号则打开电压跟随器模块，若是数字信号则打开数字输出缓冲器模块；
电压跟随器模块或数字输出缓冲器模块将处理后的待观测信号输出至测试输出端口。
由于采用本发明的电路，利用多路选择电路选择需要观测的数字信号和模拟信号，减少了测试管脚。另外，在可测性电路的测试输出端口加入了用于ESD(静电防护)保护电阻，且该ESD保护电阻放在所述电压跟随器电路环路之内，增强了测试管脚的ESD能力。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是本发明的可测性电路的示意框图；
图2是本发明中的多路选择模块实例；
图3是本发明中的多路选择模块中tgate单元实例；
图4是本发明中的控制模块实例；
图5是本发明中的电压跟随器模块实例；
图6是本发明中的电压跟随器模块中BIAS单元实例；
图7是本发明中的电压跟随器模块中OTA单元实例；
图8是本发明中的数字输出缓冲器模块实例。
具体实施方式
本发明的用于数模混合信号芯片的可测性电路(见图1)，包括：多路选择模块，控制模块，电压跟随器模块，以及数字输出缓冲器模块；多路选择模块用于根据使能信号和选择信号来选择需要观测的信号，并将其送入电压跟随器模块或数字输出缓冲器模块，若为数字信号则送入数字输出缓冲器模块，若为模拟信号则送入电压跟随器模块；控制模块用于根据使能信号和选择信号来产生控制信号，来控制是打开电压跟随器模块还是打开数字输出缓冲器模块，若是模拟信号则打开电压跟随器模块，若是数字信号则打开数字输出缓冲器模块。控制模块为组合逻辑电路，可以调用标准单元库中的逻辑门组成。
本发明的可测性电路中，多路选择模块可直接采用标准单元库中的模块。一个具体的多路选择模块，可包括16个传输门单元，以及4-16译码器单元(见图2和图3)，如图1所述，该多路选择模块中输入信号为使能信号EN和选择信号S0-S3，其中使能信号EN由芯片中测试控制模块产生，其作用为关闭还是打开可测性电路，而选择信号S0-S3可通过可编程设备通过用户的指令产生，通过使能信号EN和选择信号S0-S3来选择端口A1-A8和端口D1-D8中的一个端口的信号，其中端口A1-A8为模拟信号端口，D1-D8端口为数字信号端口，分别设计为芯片内部某个模块或元件的模拟信号和数字信号。如设计A1为某MOS管的工作电压，如需要对该MOS管的工作电压进行测试，则通过EN信号和S0-S3选择信号将A1端口的信号输出至电压跟随模块，此时控制模块将电压跟随模块打开，经过电压跟随模块处理后输出至测试输出端口。而控制信号EN_ANA和EN_DIG则根据使能信号EN和选择信号S3来产生，控制信号用于控制打开电压跟随器模块还是数字输出缓冲器模块，若待检测信号为模拟信号则打开电压跟随器模块，若待检测信号为数字信号则打开数字输出缓冲器模块，图4是本发明的控制模块的一个具体实施例。
电压跟随器模块用于缓冲模拟信号，该电路采用轨至轨的跨导放大器，因而可以输出较大幅度的模拟信号，同时加入了用于ESD保护的电阻R1和R2，且该ESD保护电阻放在电压跟随器模块的环路之内这样就减小了输出阻抗。如图1所示，防护电阻R2一端连接至放大器的输出端，另一端连接至测试输出端口，而防护电阻R1的一端连接至放大器的一个输入端，另一端和防护电阻连接测试输出端口的一端相连。图5是本发明的电压跟随器模块的一个具体实施例，图6是本发明中的电压跟随器模块中BIAS单元实例，图7是本发明中的电压跟随器模块中OTA单元实例。
数字输出缓冲电路用于缓冲数字信号，图8是本发明的数字输出缓冲电路一个具体实施例。
如上所述，本发明的用于数模混合信号芯片的可测性电路，通过使用时分复用的方法实现了数模混合信号芯片的可测性，实现了对芯片中重要的模拟信号和数字信号的观测，这对于芯片故障分析和调试有着重要的作用。

Claims (5)

1.一种用于数模混合信号芯片的可测性电路，其特征在于：
所述可测性电路包括：多路选择模块，控制模块，电压跟随器模块，以及数字输出缓冲器模块；
所述多路选择模块用于根据使能信号和选择信号，来选择需要观测的信号，并将该待观测信号送入电压跟随器模块或数字输出缓冲器模块；
所述控制模块用于根据使能信号和选择信号来产生控制信号，选择是打开电压跟随器模块还是数字输出缓冲器模块，若待观测信号是模拟信号则打开电压跟随器模块，若待观测信号是数字信号则打开数字输出缓冲器模块；
所述电压跟随器模块或数字输出缓冲器模块将处理后的待观测信号输出至测试输出端口。
2.如权利要求1所述的可测性电路，其特征在于：所述选择信号由用户采用可编程设备输入产生。
3.如权利要求1所述的可测性电路，其特征在于：所述电压跟随器模块用于缓冲模拟信号。
4.如权利要求1所述的可测性电路，其特征在于：所述数字输出缓冲电路用于缓冲数字信号。
5.如权利要求1所述的可测性电路，其特征在于：所述可测性电路的测试输出端口加入了用于静电防护的保护电阻，且所述保护电阻放在所述电压跟随器电路环路之内。
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PB01 Publication
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WD01 Invention patent application deemed withdrawn after publication

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