TW201443463A - 基於測試ｉｐ之自動測試設備之儀器結構 - Google Patents

基於測試ｉｐ之自動測試設備之儀器結構 Download PDF

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Abstract

本發明提供一種基於特定地與受測裝置匹配的可重組態儀器IP之多個實體的測試系統，其可用於針對不同裝置跨越矽前模擬階段、矽後確認階段及生產測試階段在軟體及硬體的一個具體實例中整合該三個階段之間的半導體裝置之自動化測試。該可重組態測試系統包含：一測試器儀器、在測試器儀器中實體化之儀器IP的實體、一電腦系統及一測試程式。該測試器儀器連接至一受測裝置(DUT)，且包括可重組態以用於該三個測試階段之FPGA。該電腦系統具有一使用者介面及經由一資料匯流排連接至該可重組態測試器儀器之一控制器。儲存於該控制器上之該測試程式及該控制器將介面及協定以及用以支援該等協定之某些程序異動實體化至FPGA中，以針對每一DUT匹配裝置介面，從而執行序列之測試。

Description

基於測試IP之自動測試設備之儀器結構 【對相關申請案之交叉參考】
本申請案主張2012年1月17日申請之美國臨時申請案第61/587,322號的優先權，該申請案之揭示內容以引用的方式併入本文中。
本發明係關於控管自動測試設備之結構的改良，且更特定而言，係關於提供優於在半導體測試中所使用之固定結構儀器的增加之通用性及能力。
製造為積體電路之半導體裝置可由數十億裝置組成，包括電晶體、二極體、被動元件、MEM及建置於基板(通常為矽晶圓)中及基板上之其他架構，該基板通常可經受多個微製造程序步驟，包括摻雜、離子植入、蝕刻、各種材料之沈積及光微影圖案化。超大型積體(very large scale integration；VLSI)電路之接腳數目穩步增長，且隨著半導體裝置之設計的複雜性及多樣性增加，需要更先進的測試系統。
半導體積體電路之測試可經由對複雜IC之模擬、經由形成原型及/或預生產IC之矽後確認之組成部分的測試以及經由形成其製造程序之組成部分的測試來進行。貫穿矽後確認之測試集中於確保IC根據其各種指定功能特徵及指定效能特性而執行。貫穿製造之測試可包括在製造期 間測試晶圓之預處理步驟，其通常被稱為晶圓測試及電子晶粒分類測試且其可逐批地進行。對已完成半導體裝置之產品測試亦可逐批地進行，以及進行一些隨機取樣測試以判定品質。
因此，在半導體工業中大量利用自動測試設備(Automatic Test Equipment；ATE)，以在彼積體電路(受測裝置(Device Under Test；DUT))實際上用於電子成品中之前驗證功能性、效能或查找故障。利用ATE測試半導體在此項技術中為已知的(參見(例如)Cheung之美國專利第5,225,772號；Kira之美國專利第5,235,271號；及Proudfoot之美國專利第5,737,512號，其中每一專利之揭示內容以引用的方式併入本文中)。可經由使用「測試器」來實現將ATE用於測試半導體，該測試器耦接至DUT之接腳且根據為特定裝置類型製備之專用測試程式來操作。測試器設備內之電路充當DUT與正控制測試及測試系統之電腦系統之間的介面。藉此，使用與每一介面電路相關聯之驅動器將呈數位、類比或RF形式之刺激信號自測試器輸入至DUT之接腳。測試器之介面電路類似地自DUT接腳接收輸出信號，測試器處理實際上自DUT接收之信號且將該等信號與儲存於電腦系統中之預期回應相比較。用於測試半導體裝置之ATE亦可包含對DUT負載板之使用。該負載板可提供在該板之一側上的用於收納一或多個裝置的一系列經配置之插槽或探針，而在另一側上之印刷電路可用於映射及/或調節對應於DUT之接腳的接點。該負載板將一般經定製以用於測試特定積體電路設計類型。
為了執行對複雜半導體裝置之檢查，此自動化測試設備之電腦系統通常必須以確定性方式產生測試步驟，且執行彼等測試步驟以達成對特定裝置之特定功能性/效能的可靠評估。此情形強加在硬體設計、軟體 設計、維護成本等方面之限制，藉此諸操作為低效的且無法有效地匹配意欲使各種DUT介面操作之方式。本發明用以使舊版固定結構儀器之可操作性多樣化，藉此諸操作與各種DUT介面有效地匹配。本發明亦係用以在矽前模擬、矽後確認及生產測試階段之間無縫整合DUT測試，藉此在一個具體實例中，可跨越所有三個階段使用相同的軟體及硬體。
先前技術未教示或建議本發明之優點。舉例而言，Mizuno之美國專利申請案第2010-0052754號教示使用扇出/扇入方法來以具成本效益的方式擴充在低接腳計數測試系統上之舊版固定結構數位通道之數目的電路。該儀器仍為基於循環與時間設定之舊版固定儀器結構，而與設計環境無原生聯繫。
Kemmerling之美國專利第7,944,225號：此為使用扇出/扇入方法來以具成本效益的方式擴充在低接腳計數測試系統上之舊版固定結構數位通道之數目的另一電路。該儀器仍為基於循環與時間設定之舊版固定儀器結構，而與設計環境無原生聯繫。
Cheung之美國專利第5,225,772號教示對舊版固定結構數位儀器之增強，從而提供更大之每接腳靈活性。該儀器仍為基於循環與時間設定之舊版固定儀器結構，而與設計環境無原生聯繫。
Kira之美國專利第5,235,271號教示如下方法：使用自晶圓分類測試收集之資料，藉由在最終測試中切斷在晶圓測試中在統計學上在控制之下的測試來最佳化用於最終(封裝)測試之測試清單。此方法為獨立於測試器結構之方法。
Proudfoot之美國專利第5,737,512號教示對舊版固定結構數 位儀器之增強，從而將基於循環之資料自外部測試器電腦更快地載入至儀器記憶體中。該儀器仍為基於循環與時間設定之舊版固定儀器結構，而與設計環境無原生聯繫。
Schroth之美國專利第7,924,043號教示對舊版固定結構數位儀器之增強，從而提供信號預補償以考量到至裝置之信號路徑中之失真。該儀器仍為基於循環與時間設定之舊版固定儀器結構，而與設計環境無原生聯繫。
Mukherjee之美國專利第7,428,680號教示併入至IC自身中之電路，該電路特定地用於使用不同演算法測試IC中之內部記憶體。此內部內建式測試電路(built in test circuit；BIST)與外部測試器結構無關。
Lai之美國專利第7,620,862號教示對舊版固定結構數位儀器之增強，從而使測試器之資料速率倍增且有效地在裝置接腳處產生更高速度型樣。然而，該測試器儀器仍為基於循環與時間設定之舊版固定儀器結構，而與設計環境無原生聯繫。
Ricca之美國專利申請案第2004-0162694號教示對可設定至若干特定模式(LF合成、HF合成、LF數位、HF數位)之固定結構波形合成器/數位化器的非常特定的增強。該實施為相當特定的。其確實以2種模式(合成或數位)中之一者來載入FPGA。其不可重組態至本文中所提議之程度，亦即，其可被視為在一個卡上的4個固定結構儀器。在Ricca中，此處亦無與所主張之設計環境的原生聯繫。
Blancha之美國專利第8,065,663號教示具有少數屬性之軟體結構。首先，其提供確定性執行時間。其次，其提供增強儀器軟體同時保 留先前行為以保證回溯相容性的方法。第三，其提供使得高階介面能夠被轉譯成固定儀器結構之不同實施的軟體分層方法。然而，該測試器儀器仍為基於循環與時間設定之舊版固定儀器結構，而與設計環境無原生聯繫。
Pagini之美國專利申請案第2011-0202799號：此案描述對舊版固定結構數位儀器之極特定前端擴展，從而實現幾項目標。首先，其允許實現通道扇入/扇出(將以較高頻率執行之少數測試器接腳轉譯至以較低頻率執行的至DUT之較多接腳)。其次，其充當使得舊版固定儀器結構之多個版本能夠測試同一裝置的配接器/轉譯器。此前端擴展在其關於暫存器長度、深度及返回至測試器之通信IF的可重組態性方面相當受限制。該測試器儀器仍為基於循環與時間設定之舊版固定儀器結構，而與設計環境無原生聯繫。
當前ATE系統主要利用基於型樣產生器之概念的數位儀器。此型樣產生器為同步狀態機，其將確定性型樣(1與0之多個序列)抽出至裝置且亦比較裝置之輸出與預期資料。此型樣產生器具有非常有限的演算法能力，此係因為此等系統本質上經設計以用於測試早期半導體裝置，該等早期半導體裝置可追溯至使用Intel之x86處理器時，具有寬同步位址及資料匯流排，且伴隨有呈多列1與0形式之程式，其中每一列具有「運算碼」選項，該運算碼為如重複、跳躍等之組合碼層級指令。
隨著時間的推移，裝置已演進為具有多個完全獨立之介面(USB、HMDI、SCSI、DDR等)。此等介面通常彼此獨立，具有複雜的交握演算法且其行為可為非確定性的。此情形使得對舊版固定型樣產生器結構之利用具有挑戰性。因此，在先前技術發明中已對型樣產生器結構作出各 種增強，從而使該結構更靈活且試圖使其更快執行，該等增強包括將其分割以在系統中具有多個型樣產生器。且根據以下專利中之一些專利(如Connor之專利)，該等增強設法置入異常分支(hook)以處置非確定性協定。
Rivoir之美國專利申請公開案第2011/0276302號、Connor之美國專利申請公開案第2010/0313071號以及Connor之美國專利第8,269,520號及第8,195,419號描述對固定舊版結構系統之擴增，其將提供由本發明所提供之功能性的子集。在他們的設計中，現有固定結構用以控制載入至FPGA中之協定狀態機。Connor之發明僅解決非確定性使用案例，且並未揭示在FPGA內實施完整的協定特定儀器(下文中揭示為IIP)。另外，此等專利及專利申請公開案並未教示對橫跨矽前模擬、矽後確認及生產測試之常見程式設計環境之利用，該等專利及專利申請公開案亦未涉及非數位使用案例或驗證加速使用案例。
在美國專利第8,268,520號中，Connor教示如下模式：存在兩個型樣產生器，一個用於Tx且一個用於Rx，且可協調此等型樣產生器並可將其實施於FPGA中，此情形在現今為相當常見的。程式設計模型為相同的：多列資料及可選運算碼。
在美國專利第8,195,419號中，Connor教示藉由電路來增強型樣產生器狀態機，該等電路使得型樣產生器能夠模仿一些協定之一些態樣，但仍在同步狀態機結構內，且再次，其中用可用於向量(1與0的列)之額外運算碼來增強相同程式設計。
Connor之美國專利申請公開案第2010/0313071號教示使用型樣產生器來控制可「模擬」一些協定之態樣的電路，以處置裝置介面之 非確定性模式。因此，型樣產生器變得更為「協定感知」的，但其中用可用於向量(1與0的列)之額外運算碼來增強相同程式設計。
Rajski之美國專利申請公開案第2010/0313089號描述如下方法：使用高速串列介面將型樣自固定儀器結構傳送至用於基於掃描之架構測試的裝置，以減少發送與接收資料所需之測試器通道的數目，此為限於舊版儀器之高度特定擴增。
Mooyman-Beck之美國專利申請公開案第2011/0148456號描述用於使用多晶片封裝(晶粒至晶粒)技術將信號調節電路連接至受測裝置的方法，其再次假設舊版結構測試系統且僅提供將DUT接腳連接至舊版測試系統與調節該等接腳的新方式。
因此，概括而言，先前技術揭示案中無一者教示或建議利用與設計模擬/驗證環境有原生聯繫之可完全藉由測試IP來重組態的測試器儀器結構，且並未揭示及教示對橫跨矽前模擬、矽後確認及生產測試之常見程式設計環境的利用。
本發明之目標
本發明之一目標為提供用於半導體裝置之自動測試設備的改良之實施。
本發明之另一目標為提供基於測試IP(Test IP；TIP)之ATE儀器結構，其可藉由與特定受測裝置所需之特定裝置介面匹配的TIP來實體化。
本發明之另一目標為經由將IC測試硬體及軟體耦接至用於IC測試之矽前驗證階段中的電子設計自動化(Electronic Design Automation； EDA)工具及方法來提供IC測試的矽前驗證階段、矽後確認階段及生產測試階段的無縫整合。
本發明之其他目標及優點將自以下描述及申請專利範圍且自隨附圖式變得顯而易見。
本發明係關於測試各種形式之半導體(晶圓、已封裝及多晶片模組)。在當前技術狀態下，受測裝置(DUT)需要向其介面供應適當刺激，且對照預期值來量測實際回應。該裝置可具有如彼裝置之終端應用所需的若干各種形式之獨特介面。此等介面之類型(數位、類比、混合信號、RF)、速度(DC至Gb/GHz)及接腳計數廣泛地變化。此等介面主要係基於：良好定義之基於標準的介面協定，以及通常包括基於非標準之介面協定。
當前解決方案通常藉由固定儀器結構來處理此等要求。此等固定儀器結構提供可用以近似所需協定之低階控制項及應用程式設計介面(Application Programming Interface；API)的預定集合。該等固定儀器結構必須經設計以橫跨廣泛範圍之協定(導致需要複雜、昂貴之儀器)及與任何協定無關的系統基礎架構。與此等固定結構相關聯之控制項、API及除錯工具對於儀器為特定的。此情形導致需要轉譯設計及驗證資訊，且亦需要高度專門知識以使用固定結構儀器。
本發明藉由提供基於測試IP(TIP)之ATE儀器結構來提供用於半導體裝置之自動測試設備的改良之實施，該ATE儀器結構可藉由與特定受測裝置所需之特定裝置介面匹配的TIP來實體化。
10‧‧‧系統
20‧‧‧電腦工作站或電腦系統
30‧‧‧測試器儀器/測試器
40‧‧‧負載板
50‧‧‧大容量儲存裝置
99‧‧‧受測裝置(DUT)
200‧‧‧電腦系統
201‧‧‧計算單元
202‧‧‧外部周邊裝置
203‧‧‧網路資源
221‧‧‧整合式顯示器
222‧‧‧處理器
223‧‧‧網路介面卡/通信介面/網路鏈路
224‧‧‧資料匯流排
225‧‧‧揮發性儲存器/儲存裝置/揮發性記憶體
226‧‧‧永續性儲存裝置或非揮發性記憶體/儲存裝置
227‧‧‧唯讀記憶體(ROM)或可抹除可程式化記憶體(EPROM)
241‧‧‧外部儲存裝置
242‧‧‧游標控制裝置
243‧‧‧外部輸入裝置
244‧‧‧觸控式螢幕顯示器/外部顯示螢幕
261‧‧‧網際網路
262‧‧‧第一膝上型電腦
263‧‧‧第二膝上型電腦
圖1展示根據本發明之具體實例的ATE測試系統的高階方塊圖。
圖2A為展示根據本發明之具體實例的用於產生用於生產測試之測試解決方案的程序之流程圖。
圖2B為說明根據本發明之具體實例的用於使用ATE之生產測試的程序之流程圖。
圖2C為說明用於建立用於矽後確認用途之測試解決方案的程序之流程圖。
圖3為說明與驗證環境一致的本發明之可變結構之方塊圖。
圖4為本發明的基於測試IP(TIP)之ATE儀器結構之高階方塊圖。
圖5A展示本發明的基於IP之儀器概念的數位實施。
圖5B展示基於IP之儀器，其具有遠離儀器卡而置放之TIP區塊之前端。
圖6A展示基於IP之儀器概念的類比/混合信號實施。
圖6B展示基於IP之儀器概念的射頻(radio frequency；RF)實施。
圖7A展示模仿舊版固定結構儀器之當前功能性的IIP之實施。
圖7B展示用於單片式IC或多晶片模組(multi-chip module；MCM)的基於IIP之儀器的實施。
圖8說明用於IC之矽前模擬的根據當前技術的測試台之測試層、場景層、功能層、命令層及信號層之間的互動。
圖9A說明應用於預生產測試之根據本發明的測試台之測試層、場景層、功能層、命令層及信號層之間的互動之模式。
圖9B說明應用於預生產測試之根據本發明的測試台之測試層、場景 層、功能層、命令層及信號層之間的互動之第二模式。
圖10A說明應用於生產測試之根據本發明的測試台之測試層、場景層、功能層、命令層及信號層之間的互動之模式。
圖10B說明應用於生產測試之根據本發明的測試台之測試層、場景層、功能層、命令層及信號層之間的互動之第二模式。
圖11說明應用於矽前測試之根據本發明的測試台之測試層、場景層、功能層、命令層及信號層之間的互動之模式。
圖12為例示性計算單元之示意圖，該計算單元經由網際網路與外部周邊裝置及其他電腦互動，且能夠執行對於本發明之實施有必要的任何軟體。
用以形成在現代電子設備中使用之積體電路的半導體裝置之製造構成光微影及化學處理步驟的多步驟製程，在該製程中在由純半導電材料製成之晶圓上順序地產生電子電路。最常用之半導電材料為矽。產生準備好裝運之已封裝晶片的完整製造程序通常需要六至八週，且係在稱為「晶圓廠(fab)」之專用設施中執行。在被稱為「矽前」開發階段之時間期間，工程師致力於經由使用複雜之模擬、模仿及其他形式驗證工具來在虛擬環境中測試半導體裝置。相反地，藉由稱為「第一矽」之半導體裝置原型來開始執行「矽後」確認測試，其中該裝置在預期的真實世界條件下執行。因為大型半導體公司可能花費數百萬美元來產生新組件，其中在遞送至市場之過程中僅幾週之延遲便可能會耗費數千萬美元，所以晶片之全功能性及與其規格之完美相容性為至關重要的。因此，充分利用矽前驗證工作及矽後確認兩者對於成功的設計實施為必要的。
圖1展示准許對半導體裝置之自動化測試且根據本發明之具體實例有用的系統10之高階方塊圖。系統10可包含可連接至測試器儀器30之電腦工作站或電腦系統20。電腦工作站可充當使用者介面，且可准許將測試程式載入至測試器中。實際的測試碼可儲存於單獨的大容量儲存裝置50中。測試器30可適當地連接至負載板40，在該負載板上可收納受測裝置(DUT)99。
圖4為新的基於測試IP(TIP)之ATE儀器結構之高階方塊圖。注意到，如本文中所使用，「IP」意謂包括(但不限於)介面及協定之智慧財產。舉例而言，如驗證IP(VIP)之測試IP意在囊封比僅介面協定多之內容，此係因為VIP亦可包括用以處理異動以支援協定之功能性，且可變換自協定引擎接收之資料以用於相容性測試。可以類似方式使用TIP，例如，其中可將自基於映像之協定接收的資料處理為TIP之部分以導出對映像保真度之量度。儀器可由可重組態測試儀器(Reconfigurable Test Instrument；RTI)組成，該可重組態測試儀器可實體化有與受測裝置所需之特定裝置介面匹配的TIP。每一測試IP實體可含有所需協定電路、用於載入並執行(load and go)操作之本端處理及使TIP之效能及功能性變化的控制項。TIP可直接連接至受測裝置抑或經由適當的信號調節電路連接至受測裝置。
協定引擎(參見(例如)Krishnakumar之美國專利第5,067,104號，其揭示內容以引用的方式併入本文中)用以維持至及自DUT之介面協定。此邏輯將處理至及自異動處理器之異動，且將獲取來自協定控制項之組態輸入。異動處理器(參見(例如)Frantz之美國專利第4,823,304號， 其揭示內容以引用的方式併入本文中)負責一般的異動處理，且將獲取來自外部記憶體(圖4中未展示，但不排除作為TIP之部分)、軟體執行程式抑或在內部以演算法產生之異動，視需要處理該等異動且將其發送至協定引擎。相反地，來自協定引擎之異動將在異動處理器中視需要受到處理。對於所接收之異動，取決於使用者模式，異動處理器中之可能操作包括以下各者：
1.該異動將被儲存於外部記憶體中或發送至軟體執行程式以供稍後與預期結果比較。
2.該異動將與含於記憶體中抑或在內部以演算法產生之預期結果進行比較，其中將除錯資料發送至記憶體。
協定控制項區塊保持理解特定TIP類型之各種使用者模式所需的組態資訊。舉例而言，快速PCI TIP可能具有告知其速度類型、單向通道數目及其為根複合點抑或端點的組態模式。組態資訊亦可用以控制對(例如)檢查DUT實體限制為有用的在協定引擎外部抑或作為協定引擎之部分的時序及電壓位準。
作為異動處理器之部分，各種TIP實體及軟體執行程式使用同步化事件來製作特定測試案例。此等測試案例將需要知曉在TIP測試器內之正常異動流程期間在TIP實體中何處及在何時發生事件，且接著用信號通知各種TIP實體以基於彼時之條件來執行預定義之動作。一實例將為如下案例：其中DUT之乙太網路埠被關閉以免在一個TIP實體繼續藉由停用傳輸功能之埠饋送指定用於輸出之異動的同時另一個TIP實體發送資料。一旦將足夠訊務發送至DUT內部之溢位緩衝器，便可檢查事件之狀態， 且接著可再次啟用該停用的埠以用於接收。此序列之協調將使用類似於在矽前驗證中所使用之同步化事件的同步化事件。
異動及事件記錄用以保存進出DUT的標有時戳之異動或接腳層級細節，且將此等儲存於(例如)外部記憶體中。此資訊用於波形除錯工具中，以幫助使用者對測試案例及DUT錯誤進行除錯，此類似於在矽前驗證中所進行之除錯。可由TIP支援高階異動擷取模式及詳細接腳層級模式。異動流程可用作用以搞清測試之問題時間範圍的「粗略方法(broad brush)」。接著，若需要更多細節，則可將接腳模式用於選定TIP實體。應注意，進出DUT之所擷取異動對稍後的後處理(例如，實施類似於矽前驗證之記分板)為有用的。
在此實例及下文所描述之彼等實例中，如應用於測試IP之術語「實體化」為藉以用特定TIP之預定義功能性組態RTI之一部分的程序，且TIP之協定引擎的特定輸入及輸出接腳連接至與支援特定TIP的協定匹配之DUT接腳。當在RTI中實體化時，特定TIP可接著用以使用在TIP與DUT介面之間匹配的特定協定來與DUT通信。針對所有各種DUT介面重複此程序，使得每一DUT介面具有附接至其之對應TIP。
使用在模擬測試台中所使用之驗證IP(VIP)或其子集的矽前驗證測試亦可與實體化至儀器中之對應TIP一起使用。此情形使得能夠在儀器硬體中且藉由實際裝置完全或部分地執行模擬測試台情境。可在矽後驗證期間比較結果且使結果與模擬測試台相關。
亦可將外建式自測試IP(BOST IP或BIP)實體化至儀器中。BOST為併入至裝置自身中以增強可測試性之內部內建式自測試能力的擴 展。BOST IP提供額外的晶片外閘極(gates off chip)，以在不增加矽大小之情況下增強BIST功能性。
可重組態儀器TIP及BIP(統稱為儀器IP或IIP)經由資料匯流排連接至控制器。控制器上之軟體用以針對每一不同裝置介面而將IIP實體化至儀器中，且利用IP執行序列之測試。用於每一IP區塊之程式設計介面及工具為特定的，且呈彼IP區塊之協定、異動及控制項之語言。此等程式設計介面及工具可併入至測試器作業系統中及/或其可併入至模擬測試台軟體中。
圖5A展示基於IP之儀器概念的數位實施。可基於接腳計數及效能要求來併有各種RTI。可添加諸如參數量測單元之額外源/量測能力以擴增儀器功能性。可使RTI接腳直接或經由數位接腳電子電路(pin electronic circuit；PEC)連接至裝置介面，以提供額外信號調節及控制。
圖5B展示基於IP之儀器，其中遠離儀器卡而置放TIP區塊之前端以達成與DUT特定負載板或探針卡上之DUT的較緊密近接性。此實施為特定IP實施提供改良之信號遞送及較低潛時效能。如此實例中所展示之TIP後端(back end；BE)及TIP前端(front end；FE)將作為一個TIP功能區塊而由IP軟體整體地控制。此實施對於任何類型之IIP(數位、混合信號、RF等)皆為有用的。
圖6A展示基於IP之概念的類比/混合信號實施。可基於接腳計數及效能要求來併有各種RTI。RTI中之IIP控制將RTI之數位輸入/輸出轉換成適當類比波形的數位至類比轉換器(digital to analog converter；DAC)及/或類比至數位轉換器(analog to digital converter；ADC)。各種DAC 及ADC可用以達成所需功能性及效能以支援IIP。
圖6B展示基於IP之儀器概念的射頻(RF)實施。可基於接腳計數及效能要求來併有各種RTI。RTI中之IIP控制將RTI之數位輸入/輸出轉換成適當類比波形的數位至類比轉換器(DAC)及/或類比至數位轉換器(ADC)。來自RTI之數位控制信號及來自ADC/DAC之類比波形的組合控制RF前端以產生及量測RF信號。各種DAC、ADC及RF前端電路可用以達成所需功能性及效能以支援IIP。
圖7A展示模仿舊版固定結構儀器之當前功能性的IIP之實施(舊版IP)。此情形使得基於IP之儀器能夠視需要組態以模仿現有舊版儀器之效能及功能性，從而達成回溯相容性目的。
圖7B展示基於IIP之儀器的實施，其經實施為單片式IC或多晶片模組(MCM)，從而在晶片中達成完整儀器或儀器集合。此情形使得能夠減少IIP測試儀器之成本，且將其置放成緊密接近DUT以達成改良之效能。該控制及軟體整合將類似於卡上之IIP儀器的控制及軟體整合。
圖8展示分層測試台，其為作為製造前的矽前測試之部分來模擬IC的當前技術之實例。自信號層直至測試層之每一層的抽象性增加。信號層涉及引入及引出DUT之導線。命令層處置每一特定DUT介面之低階協定。功能層將高階異動驅動至DUT中，自DUT接收高階異動，且將預測回應與來自DUT之實際回應比較。場景層處置所有DUT介面之異動產生(刺激及預期回應兩者)。最終，測試層涉及高階測試條件、策略及異動協調。圖8中亦展示實例模擬測試程式，其著重顯示了簡單的協定寫入及讀取。最終，將作為EDA工具組之部分的除錯工具展示為除錯程序之部分。重要 地是注意到以下情形：存在用於矽前確認之分層測試台的其他具體實例，且本發明不僅限於此具體實例。
圖9A展示本發明之一個具體實例，其中基於TIP之ATE儀器結構替換圖8中所展示之模擬測試台的底部兩層。模擬測試台之頂層保持不變，但現使用SCE-MI(標準共同模仿模型化介面，其為由Accellera Systems Initiative推出之標準)與基於TIP之ATE儀器結構通信，以測試DUT而非模擬器(參見「Standard Co-Emulation Modeling Interface(SCE-MI)Reference Manual」，版本2.1，2011年1月21日，可在www.accellera.org/downloads/standards/sce-mi/SCE_MI_ v21-110112-final.pdf獲得)。在本發明之此具體實例中，來自圖9之實例模擬測試程式與圖8之模擬測試程式完全相同。又，相同EDA工具組可用於除錯。本發明之此具體實例展示模擬與矽後確認之間的無縫整合，藉此相同測試碼可用於對DUT之刺激及回應檢查。使用SCE-MI為在模擬器與基於TIP之ATE儀器之間的一種通信方法。本發明並不取決於SCE-MI之使用，且使用模擬器至基於TIP之ATE儀器之其他通信方法的其他具體實例為可能的。又，重要地是注意到以下情形：存在與其他分層矽前測試台結構一致的本發明之其他具體實例，且本發明不僅限於此一個具體實例。
圖9B展示本發明之第二具體實例，其中基於TIP之ATE儀器結構替換圖8中所展示之模擬測試台的所有四個層。在本發明之此具體實例中，不存在至模擬器之連接。TIP具有原生的隨機刺激產生及回應檢查。如同圖9A中之具體實例，相同EDA工具組可用於除錯。本發明之此具體實例展示如何將來自矽前驗證之工具及方法用於矽後確認，藉此類似 測試碼可用於對DUT之刺激及回應檢查。又，重要地是注意到以下情形：存在允許在同一TIP實體中及跨越多個TIP實體而混合TIP測試模式、隨機刺激產生及回應檢查以及預定義刺激及回應檢查的本發明之其他具體實例。本發明不僅限於此一個具體實例。
圖10A展示本發明之第三具體實例，其中基於TIP之ATE儀器結構替換圖8中所展示之模擬測試台的底部三個層。在本發明之此具體實例中，將來自圖8之實例模擬測試程式用以針對所有DUT介面預先產生刺激及回應，且以預定格式將資料寫入至一或多個檔案中。基於TIP之ATE儀器結構將接著讀取該一或多個檔案，以將特定刺激及回應載入至連接至每一DUT介面之每一TIP中。本發明之此具體實例說明「載入並執行」模型，其充分利用模擬測試台但不直接連接至模擬測試台，該模型適用於生產測試。又，應注意到，相同EDA工具組可用於除錯。
圖10B展示本發明之第四具體實例，其中基於TIP之ATE儀器結構替換圖8中所展示之模擬測試台的所有四個層。在本發明之此具體實例中，類似於圖9B中所展示之情形，針對所有DUT介面在每一TIP實體中原生地定義隨機及預定義刺激與隨機及預定義回應檢查的組合。本發明之此具體實例說明「原生模式」模型，其充分利用矽前方法及工具但不直接連接至模擬器，該模型適用於生產測試。又，應注意到，相同EDA工具組可用於除錯。
在上文且在圖9A、圖9B、圖10A及圖10B中所描述之無縫整合為有利的且為本發明之關鍵態樣。當前技術並不允許在矽前及矽後確認與生產測試之間的無縫整合，此係因為用於此等三個確認階段之方法及 工具為截然不同的。
在圖9A、圖9B、圖10A及圖10B之實例具體實例中，需要由基於TIP之ATE儀器結構來替換分層預模擬確認測試台之部分，此係因為在模擬中，DUT為虛擬的，而在矽後確認及生產中，DUT為真實積體電路，從而需要電發信以控制其操作且監視其對刺激之回應。因此，本發明之關鍵態樣中的一者為用真實硬體來替換虛擬元件，該真實硬體可以允許確認及生產測試之各種階段之間的無縫整合之方式來與DUT介接。
圖11展示本發明之另一具體實例，其中基於TIP之ATE儀器結構替換圖8中所展示之模擬測試台的頂部三層。模擬測試台之底層含有基於FPGA之原型系統，其含有矽前DUT。在類似於圖9B中所展示之具體實例的本發明之此具體實例中，TIP正在無至模擬器之任何連接的情況下使用隨機及預定義刺激產生及回應檢查的組合執行，其允許與當前先進技術相比相對快速的硬體輔助之矽前驗證。又，相同EDA工具組可用於除錯。本發明之此具體實例展示可如何使用相同矽前工具及方法將TIP用於矽前驗證。重要地是注意到以下情形：存在允許硬體輔助之矽前驗證的本發明之其他具體實例，且本發明不僅限於此一個具體實例。
圖2A為說明用於建立用於生產用途之測試解決方案的程序之流程圖。裝置測試解決方案開發開始於定義用於特定受測裝置或待分析之此等裝置之群組的IIP要求。在需要時，可在撰寫用於一或多個受測裝置之合適測試程式之前開發定製IIP。該測試程式可併有模擬測試碼台。可結合適當的測試器組態及IIP庫來利用所撰寫之測試程式，且可編譯RTI IIP映像並將其載入至儀器中。可接著利用EDA工具組對碼進行除錯，且在發 佈用於生產用途之測試解決方案之前使測試解決方案特性化。
圖2B為說明用於使用ATE之生產操作性測試的程序之流程圖。可將選定DUT連接至測試器，且可將測試程式及DUT IIP映像載入至系統中。接下來，可將IIP實體化至儀器中，且可接著針對負載板上待測試之每一單元而執行測試程式，直至已輸入刺激中之每一者為止，且比較回應與預期回應以判定功能性及效能。
圖2C為說明用於建立用於矽後確認用途之測試解決方案的程序之流程圖。類似於圖2A，裝置測試解決方案開發開始於定義用於特定受測裝置或待分析之此等裝置之群組的IIP要求。在需要時，可在撰寫用於一或多個受測裝置之合適測試程式之前開發定製IIP。可編譯適當的測試器組態及IIP庫以及RTI IIP映像，且將其載入至儀器中。接著，將基於TIP之ATE儀器連接至模擬，且可接著利用EDA工具組對任何矽前測試碼進行除錯，並在發佈用於矽後確認用途之測試解決方案之前使測試解決方案特性化。此整體流程圖為使用圖9中所展示之本發明之具體實例的實例。
因此，基於上文之揭示內容，本發明與先前技術之間的至少以下區別用以提供顯著改良：
1)在本發明之解決方案中不存在固定結構型樣產生器。本發明之測試IP實體實際上係基於特定協定IP。其並非協定「感知的」。其為與USB纜線之另一端處的周邊裝置在插入至受測裝置時所用之協定相同的協定。在本文中，用異動處理器擴增此協定IP以控制協定IP，用協定控制項擴增以視需要使協定IP之特性變化以用於測試，且用異動/事件記錄擴增以擷取活動從而達成除錯目的。
2)本發明之程式設計模型並不如同本發明【先前技術】章節中所論述之先前技術專利一樣由多列1及0與運算碼組成。實情為，其為協定語言自身，且特定針對測試IP之每一不同實體。且，其與矽前模擬中所使用之語言一致。
3)本發明不僅僅用於數位儀器。如使用案例中之一些中所展示，本發明支援所有類型之數位、DC、AC及RF協定，以及由信號調節(DAC、ADC、RF等)來啟用之其他協定。
本發明之軟體可在電腦、伺服器、平板電腦、蜂巢式電話或其他智慧型裝置上執行，因此下文中揭示對此配件化之例示性電腦系統的描述，即使特定具體實例可能不需要所有所描述之組件亦如此。圖11中示意性地展示例示性電腦系統200，且該電腦系統可包含計算單元201，該計算單元與外部周邊裝置202(諸如，單獨的觸控式螢幕顯示器244)互動且與網路資源203互動(包括使用網際網路261及可為第一膝上型電腦262及第二膝上型電腦263、平板電腦、智慧型手機等的其他電腦)。
計算單元201可包括：資料匯流排224，其用於跨越計算單元201之各種部分及在各種部分間傳達資訊；及中央處理單元，其可為與匯流排224耦接之微處理器(下文中為「處理器」或「CPU」)222，該微處理器用於處理資訊且執行其他計算及控制任務。計算單元201亦可包括耦接至匯流排224之諸如隨機存取記憶體(random access memory；RAM)或其他動態儲存裝置的揮發性儲存器225，其用於儲存各種資訊以及待由處理器222執行之指令。RAM可為動態隨機存取記憶體(Dynamic Random Access Memory；DRAM)或靜態RAM(SRAM)，或此項技術中已知的任何其他類 似類型之RAM。揮發性儲存器225亦可用於在指令由處理器222執行期間儲存臨時變數或其他中間資訊。計算單元201可進一步包括唯讀記憶體(read only memory；ROM)或可抹除可程式化記憶體(EPROM)227，或耦接至匯流排224以用於儲存用於處理器222之靜態資訊及指令(諸如，基本輸入輸出系統(basic input-output system；BIOS)以及各種系統組態參數)的其他靜態儲存裝置。可提供永續性儲存裝置或非揮發性記憶體226(諸如，磁碟、光碟或固態快閃記憶體裝置)，且可將其耦接至匯流排224以供儲存資訊及指令。
計算單元201可經由匯流排224耦接至適用於向使用者顯示資訊之整合式顯示器221(可能為觸控式螢幕顯示器)。在需要時，計算單元201可經由匯流排224耦接至外部顯示螢幕244。外部輸入裝置243(例如，標準鍵盤)可耦接至匯流排224，以用於將資訊及命令選擇傳達至處理器222。游標控制裝置242(諸如，滑鼠、軌跡球或游標方向鍵)可用於將方向資訊及命令選擇傳達至處理器222，且用於控制顯示器244上之游標移動。外部儲存裝置241可經由匯流排224連接至計算單元201以提供用於計算單元201之額外或可移除儲存容量，此情形可用以促進與其他電腦系統之資料交換。
本文中之技術中的一些可由計算單元201回應於處理器222執行含於揮發性記憶體225中之一或多個指令的一或多個序列而執行。含於記憶體中之指令序列的執行可使處理器222執行本文中所描述之程序步驟。在替代具體實例中，可代替或結合軟體指令來使用特定固線式數位電路以實施本發明。
如本文中所使用之術語「電腦可讀媒體」係指參與將指令提供至處理器222以供執行之任何媒體。電腦可讀媒體為可攜載用於實施本文中所描述之方法及/或技術中之任一者的指令的機器可讀媒體之僅一個實例。在將一或多個指令之一或多個序列攜載至處理器222以供執行的過程中，可涉及各種形式之電腦可讀媒體，包括非揮發性媒體(儲存裝置226)及揮發性媒體(儲存裝置225)。電腦可讀媒體之常見形式包括(例如)軟性磁碟、硬碟、磁帶或任何其他磁性媒體、CD-ROM、任何其他光學媒體、RAM、PROM、EPROM、隨身碟及記憶卡。
因此，計算單元201亦可包括通信介面，諸如耦接至資料匯流排222之網路介面卡223。通信介面223可提供至可連接至本端網路之網路鏈路的雙向資料通信耦接。舉例而言，通信介面223可為整合式服務數位網路(integrated services digital network；ISDN)卡或數據機以提供至對應類型之電話線路的資料通信連接，或其可為區域網路介面卡(local area network interface card；LAN NIC)以提供至相容LAN之資料通信連接。
網路鏈路223通常亦提供至其他網路資源之資料通信。舉例而言，網路鏈路可提供經由網際網路261至全球資訊網之連接。因此，計算單元201可使用網際網路261存取位於任何處之資源。又，計算單元201亦可由通常有權限的其他電腦(例如，262至263)存取，且該等其他電腦可位於能夠存取網際網路261之任何處。
所提供之實例及描述僅說明本發明之較佳具體實例。彼等熟習此項技術且受益於本發明者將瞭解，可在本發明之範疇內實施具有各種改變之其他具體實例。在不脫離本發明之精神的情況下，可在較佳具體實 例之元件及構件的設計、大小、所使用材料或比例、操作條件、裝配順序或配置或定位方面作出其他修改、替代、省略及改變。
10‧‧‧系統
20‧‧‧電腦工作站或電腦系統
30‧‧‧測試器儀器/測試器
40‧‧‧負載板
50‧‧‧大容量儲存裝置
99‧‧‧受測裝置(DUT)

Claims (20)

  1. 一種可重組態測試系統，其用於針對不同裝置跨越矽前模擬階段、矽後確認階段及生產測試階段在軟體及硬體的一個具體實例中無縫整合在該三個階段之間的半導體裝置之自動化測試，該可重組態測試系統包含：一測試器儀器，其經組態以連接至一受測裝置(DUT)，該測試器儀器包含一或多個FPGA以藉此為可重組態的，從而用於測試之該三個階段中；多個實體之儀器IP(IIP)，其與給定DUT之特定介面匹配，以提供功能及效能確認能力、特性化能力及生產測試能力。一電腦系統，其經組態具有一使用者介面，且經組態以在其中具有經由一資料匯流排連接至該可重組態測試器儀器之控制器；及一測試程式，其儲存於該控制器上，該測試程式及該控制器經組態以在該程式經執行時將該多個實體之IIP實體化至該可重組態測試器儀器中，以便針對每一不同DUT而與裝置介面匹配，且經組態以利用該IIP執行一序列之測試。
  2. 如申請專利範圍第1項之可重組態測試系統，其進一步包含：一協定引擎，該協定引擎經組態以維持至及自該DUT之介面協定；及一異動處理器，該異動處理器經組態以獲取來自一外部記憶體抑或來自軟體執行程式或將在內部以演算法產生之異動，且處理該等異動並將其發送至該協定引擎；該異動處理器進一步經組態以使由該多個實體之儀器IP產生之使用事件同步，且經組態以記錄事件從而保存進出 該DUT之標有時間戳之異動或接腳層級細節，且將其儲存於該外部記憶體中。
  3. 如申請專利範圍第2項之可重組態測試系統，其進一步包含經組態以幫助對測試案例及DUT錯誤進行除錯之一波形除錯工具。
  4. 如申請專利範圍第3項之可重組態測試系統，其中該測試器儀器經組態以使用以下連接件中之一或多者來連接至該DUT：與該DUT介面直接接觸之該一或多個FPGA的一或多個接腳；一數位接腳電子電路；一信號調節電路；一類比至數位轉換器；一數位至類比轉換器；及一負載板。
  5. 如申請專利範圍第3項之可重組態測試系統，其中該IIP包含一或多個介面及協定，且處理異動以支援該協定；且其中該IIP經組態以變換自一協定引擎接收之資料以用於相容性測試。
  6. 如申請專利範圍第5項之可重組態測試系統，其中該測試器儀器中之該經實體化之儀器IP經組態以替換模擬矽前測試之一先前技術測試台的一信號層。
  7. 如申請專利範圍第5項之可重組態測試系統，其中該測試器儀器中之該經實體化之儀器IP經組態以替換模擬矽前測試之一先前技術測試台的一信號層及一命令層；且其中一測試層及一場景層經組態以使用一SCE-MI介面與該測試器儀器通信，以提供模擬與矽後確認之間的無縫整合，藉此將相同的測試碼用於該DUT之刺激及回應檢查。
  8. 如申請專利範圍第5項之可重組態測試系統，其中該測試器儀器中之該經實體化之儀器IP經組態以替換模擬矽前測試之一先前技術測試台 的一信號層、一命令層及一功能層；且其中一測試層及一場景層經組態以使用SCE-MI與該測試器儀器通信，以提供模擬與矽後確認之間的無縫整合，藉此將該相同的測試碼用於該DUT之刺激及回應檢查。
  9. 如申請專利範圍第5項之可重組態測試系統，其中該測試器儀器中之該經實體化之儀器IP經組態以替換用以模擬矽前測試及將相同工具及方法用於矽後確認之一先前技術測試台的一信號層、一命令層、一功能層及一場景層；且其中一測試層經組態以與該測試器儀器通信，以提供模擬與矽後確認之間的無縫整合，藉此將類似的測試碼用於該DUT之刺激及回應檢查。
  10. 如申請專利範圍第9項之可重組態測試系統，其中該經實體化之儀器IP包含原生的隨機刺激產生及回應檢查。
  11. 如申請專利範圍第9項之可重組態測試系統，其中該經實體化之儀器IP包含針對所有DUT介面在該實體化之每一實體中所原生地定義的隨機及預定義刺激，與隨機及預定義回應檢查的一組合。
  12. 如申請專利範圍第5項之可重組態測試系統，其中該儀器係實施為一單片式積體電路。
  13. 如申請專利範圍第5項之可重組態測試系統，其中該儀器係實施為一多晶片模組。
  14. 如申請專利範圍第5項之可重組態測試系統，其中該IIP模仿一舊版固定結構儀器之當前功能性。
  15. 一種提供自動測試設備之方法，該自動測試設備經組態以用於一半導體受測裝置(DUT)之矽前驗證階段、矽後驗證階段及生產測試階段 的無縫整合，該方法包含：用一可重組態儀器替換一分層測試台之信號層及命令層，該可重組態儀器包含以與該半導體受測裝置匹配之預定義功能性所實體化的一或多個場可程式化閘陣列(FPGA)；使用一標準共同模仿模型化介面將該儀器與該分層測試台之頂層介接，以測試該半導體受測裝置；在該測試台之該等頂層與該儀器之間建立一通信鏈路；針對該半導體裝置之矽前確認、矽後確認及生產測試而實施用於該半導體受測裝置之刺激及回應檢查的測試碼之一共同集合。
  16. 如申請專利範圍第15項之方法，其中該使用該標準共同模仿模型化介面包含使用一SCE-MI介面。
  17. 如申請專利範圍第16項之方法，其進一步包含：用該儀器替換該分層測試台之功能層；使用一模擬測試程式預先產生刺激及回應以用於所有該等DUT介面；以一預定格式將該資料儲存至一或多個檔案中；及將該資料自該等檔案載入至連接至每一DUT介面之每一該FPGA中。
  18. 一種可重組態測試系統，其用於針對不同裝置跨越矽前模擬階段、矽後確認階段及生產測試階段在軟體及硬體的一個具體實例中無縫整合在該三個階段之間的半導體裝置之自動化測試，該可重組態測試系統包含：一測試器儀器，其經組態以連接至一受測裝置(DUT)，該測試器儀器包含一或多個FPGA以藉此為可重組態的，以用於測試之該三個階段 中；一電腦系統，其經組態具有一使用者介面，且經組態以在其中具有經由一資料匯流排連接至該可重組態測試器儀器之控制器；及一測試程式，其儲存於該控制器上，該測試程式及該控制器經組態以在該程式經執行時將儀器IP(IIP)之多個實體實體化至該可重組態測試器儀器中，以便針對每一不同DUT而與一給定DUT之特定裝置介面匹配，以提供功能及效能確認、特性化及生產測試能力；且該測試程式及該控制器經組態以利用該IIP執行一序列之測試。
  19. 如申請專利範圍第18項之可重組態測試系統，其進一步包含：一協定引擎，該協定引擎經組態以維持至及自該DUT之介面協定；及一異動處理器，該異動處理器經組態以獲取來自一外部記憶體抑或來自該軟體執行程式或將在內部以演算法產生之異動，且處理該等異動並將其發送至該協定引擎；該異動處理器進一步經組態以使由該多個實體之儀器IP產生之使用事件同步，且經組態以記錄事件從而保存進出該DUT之標有時間戳之異動或接腳層級細節，且將其儲存於該外部記憶體中。
  20. 如申請專利範圍第19項之可重組態測試系統，其進一步包含經組態以幫助對測試案例及DUT錯誤進行除錯之一波形除錯工具。
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