CN103376399B - 一种逻辑电路 - Google Patents

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Abstract

本发明涉及一种逻辑电路。该逻辑电路包括：DFT管理器、RTL电路和全定制逻辑电路；DFT管理器分别向RTL电路和全定制逻辑电路发送测试控制信号；RTL电路和全定制逻辑电路分别与测试平台相连；在DFT管理器送来的测试控制信号的控制下，RTL电路和全定制逻辑电路中各寄存器受到测试平台的触发而向其返回测试结果；测试平台根据RTL电路和全定制逻辑电路各自的测试结果来判断所有寄存器的可测性设计情况；RTL电路与全定制逻辑电路相连。本发明能利用外接的测试平台对该逻辑电路中所有寄存器的可测性设计情况进行检验。

Description

一种逻辑电路
技术领域
本发明涉及逻辑电路设计技术领域，特别是涉及一种逻辑电路。
背景技术
随着集成电路(IC)技术的发展，IC产品的更新换代速度越来越快，目前已远远超出了摩尔定律的限定。为了提高产品的竞争力，各厂商想方设法提高产品的质量，为贯彻这一工作思路，厂商纷纷开始对逻辑电路进行可测性设计，但是，目前还没有对逻辑电路中所有寄存器的可测性设计情况进行检验的技术。
发明内容
本发明所要解决的技术问题是提供一种逻辑电路，能利用外接的测试平台对该逻辑电路中所有寄存器的可测性设计情况进行检验。
本发明解决上述技术问题的技术方案如下：一种逻辑电路，该逻辑电路中所有寄存器的可测性设计情况可通过外接的测试平台进行检验；该逻辑电路包括：可测性设计DFT管理器、寄存器传输级数字电路RTL电路以及全定制逻辑电路；
所述DFT管理器分别与所述RTL电路和所述全定制逻辑电路相连，用于分别向所述RTL电路和所述全定制逻辑电路发送测试控制信号；
所述RTL电路和所述全定制逻辑电路分别与所述测试平台相连；在所述DFT管理器送来的所述测试控制信号的控制下，所述RTL电路中的各寄存器受到所述测试平台的触发而向所述测试平台返回测试结果；在所述DFT管理器送来的所述测试控制信号的控制下，所述全定制逻辑电路中的各寄存器受到所述测试平台的触发而向所述测试平台返回测试结果；所述测试平台根据所述RTL电路和所述全定制逻辑电路各自的测试结果来判断所有寄存器的可测性设计情况；
所述RTL电路与所述全定制逻辑电路相连。
本发明的有益效果是：本发明所涉及的逻辑电路的设计包括RTL和全定制逻辑电路两部分的设计，上述的RTL包括本发明中的RTL电路和DFT管理器。在DFT管理器送来的测试控制信号的控制下，RTL电路和全定制逻辑电路中的各寄存器可分别受到测试平台的触发而向其返回测试结果，这样，测试平台就可以根据RTL电路和全定制逻辑电路分别送来的测试结果来判断该逻辑电路中所有寄存器的可测性设计情况，并将判断结果输出。可见，本发明能够实现对逻辑电路中所有寄存器的可测性设计情况的检验，可为改进产品的设计技术提供依据，进而提高产品的质量。
在上述技术方案的基础上，本发明还可以做如下改进：
进一步，还包括分别与所述RTL电路和所述全定制逻辑电路相连的时钟管理器，用于实现所述RTL电路和所述全定制逻辑电路的时钟同步。
进一步，还包括复用管脚；
所述RTL电路和所述全定制逻辑电路分别通过所述复用管脚与所述测试平台相连。
进一步，还包括与所述DFT管理器相连的DFT平台，用于向所述DFT管理器提供控制程序。
进一步，所述RTL电路包括一一对应的寄存器和测试端口；
每个寄存器通过其对应的测试端口与所述测试平台相连。
进一步，所述全定制逻辑电路包括一一对应的寄存器和测试端口；
每个寄存器通过其对应的测试端口与所述测试平台相连。
附图说明
图1为本发明提出的逻辑电路的结构图；
图2为本发明提出的逻辑电路中的寄存器的结构图。
具体实施方式
以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。
本发明所涉及的逻辑电路的设计包括设计RTL和设计全定制逻辑电路这两部分，上述的RTL是寄存器传输级数字电路的缩写，而全定制逻辑电路则是根据产品的功能要求，利用设计工具设计得到的由MOS管连接而成的电路。RTL和全定制逻辑电路这两种硬件的区别在于：在实现逻辑控制(例如读写的时序等)的过程中，如果逻辑量较大，无法用全定制逻辑电路实现，或者用全定制逻辑电路实现后的性能不能满足要求时，就需要借助RTL来实现；用RTL实现的原理是通过硬件描述语言(如Verilog、VHDL等)来实现控制功能描述，最后利用工具映射为硬件电路。
本发明提出了一种逻辑电路，图1为该逻辑电路的结构图。该逻辑电路包括两个以上的寄存器，所有寄存器的可测性设计(DFT)情况可通过外接的测试平台(如图1中的标号106所示)进行检验。
如图1所示，该逻辑电路包括：DFT管理器101、RTL电路102以及全定制逻辑电路104，其中，RTL电路102和DFT管理器101构成了上述的RTL。
图1中，DFT管理器101分别与RTL电路102和全定制逻辑电路104相连，用于分别向RTL电路102和全定制逻辑电路104发送测试控制信号，从而分别控制RTL电路102和全定制逻辑电路104的工作。当然，本发明中的测试控制信号是基于DFT的信号。
RTL电路102和全定制逻辑电路104均包括若干个寄存器，这属于公知常识。如图1所示，RTL电路102和全定制逻辑电路104分别与测试平台106相连。这样，在DFT管理器101送来的测试控制信号的控制下，RTL电路102中的各寄存器受到测试平台106的触发而向测试平台106返回测试结果，该测试结果即作为RTL电路102的测试结果供测试平台106判断使用；在DFT管理器101送来的测试控制信号的控制下，全定制逻辑电路104中的各寄存器受到测试平台106的触发而向测试平台106返回测试结果，该测试结果即作为全定制逻辑电路104的测试结果供测试平台106判断使用；测试平台106根据RTL电路102和全定制逻辑电路104各自的测试结果来判断该逻辑电路中所有寄存器的可测性设计情况，具体的，测试平台106是将RTL电路102和全定制逻辑电路104各自的测试结果与预期结果作比较，从而判断所有寄存器的可测性设计是否合格，这样，测试平台106可将判断结果输出作为设计者改进逻辑电路生产技术的依据。
本发明中，RTL电路102中的各寄存器在受到触发后，是独立向测试平台106返回测试结果的，同样，全定制逻辑电路104中的各寄存器在受到触发后，也是独立向测试平台106返回测试结果的。如果RTL电路102中的某个寄存器受到测试平台106的触发，其返回给测试平台106的测试结果可以为该寄存器中当前存储的数据，也可以为某个固定的电平，或者为其他形式的可被测试平台106所识别的信号，如果RTL电路102中的某个寄存器未受到触发，则不向测试平台106返回任何信号，这样，测试平台106根据RTL电路102送来的测试结果就可以判断RTL电路102中的所有寄存器是否已全部受到触发，进而确定这些寄存器的可测性情况。测试平台106对RTL电路102中所有寄存器的触发可以看作是一种“遍历”。
同样，如果全定制逻辑电路104中的某个寄存器受到测试平台106的触发，其返回给测试平台106的测试结果也可以为该寄存器中当前存储的数据，或者为某个固定的电平，或者为其他形式的可被测试平台106识别的信号，如果全定制逻辑电路104中的某个寄存器未受到触发，则不返回任何信号，这样，测试平台106根据全定制逻辑电路104送来的测试结果就可以判断其中的所有寄存器是否已全部受到触发，进而确定这些寄存器的可测性情况。而测试平台106对全定制逻辑电路104中所有寄存器的触发也可以看作是一种“遍历”。
本发明中，上述的对每个寄存器的触发意味着触发该寄存器输入端的时钟和数据输入端，从而使该寄存器处于工作状态。这样，所有寄存器的“可测性”可以认为是综合了测试平台106对RTL电路102中所有寄存器的可触发性以及测试平台106对全定制逻辑电路104中所有寄存器的可触发性。
本发明中的RTL电路102与全定制逻辑电路104相连，利用该连接关系，RTL电路102与全定制逻辑电路104可实现地址、数据、指令以及控制信号的交互，这样，RTL电路102可在一定程度上实现对全定制逻辑电路104的控制。
由此可见，本发明中，在DFT管理器送来的测试控制信号的控制下，RTL电路和全定制逻辑电路中的各寄存器可分别受到测试平台的触发而向其返回测试结果，这样，测试平台就可以根据RTL电路和全定制逻辑电路分别送来的测试结果来判断该逻辑电路中所有寄存器的可测性设计情况，并将判断结果输出。可见，本发明能够实现对逻辑电路中所有寄存器的可测性设计情况的检验，可为改进产品的设计工艺提供依据，进而提高产品的质量。
另外，本发明的测试过程比较简单，也有利于降低产品的测试成本，提高产品的利润率。
本发明中的RTL电路102和全定制逻辑电路104在工作过程中会出现时钟不同步的情况，如图1所示，该逻辑电路还包括分别与RTL电路102和全定制逻辑电路104相连的时钟管理器107，该时钟管理器107用于实现RTL电路102和全定制逻辑电路104的时钟同步，从而实现二者在地址、数据、指令以及控制信号上的同步，保证测试的准确性。
该逻辑电路还可以包括复用管脚108，如图1所示，RTL电路102和全定制逻辑电路104分别通过复用管脚108与测试平台106相连。该复用管脚108的数量可以为一个，也可以为多个。该逻辑电路设计完成后可以制作为芯片的形式，这里的复用管脚108即为该逻辑电路的芯片外接管脚，其除了作为RTL电路102和全定制逻辑电路104与测试平台106的连接中介之外，还可以供该逻辑电路与其他外接线路连接使用，这就是其被称为“复用”管脚的原因。
该逻辑电路还包括与DFT管理器101相连的DFT平台109，该DFT平台109用于向DFT管理器101提供控制程序。
为了实现对寄存器的触发，该逻辑电路中的RTL电路102可以包括n对一一对应的寄存器和测试端口，这里的n为不小于1的整数，其中，每个寄存器通过其对应的测试端口与测试平台106相连，进一步，每个寄存器可依次通过其对应的测试端口和图1中的复用管脚108进而与测试平台106相连。
同样，全定制逻辑电路104也可以包括m对一一对应的寄存器和测试端口，其中的m也为不小于1的整数。在全定制逻辑电路104中，每个寄存器通过其对应的测试端口与测试平台106相连，进一步，每个寄存器可依次通过其对应的测试端口和图1中的复用管脚108进而与测试平台106相连。
为了对RTL电路102和全定制逻辑电路104中的寄存器以及测试端口进行区别，本发明可将RTL电路102中的寄存器和测试端口分别称为RTL寄存器和RTL测试端口，将全定制逻辑电路104中的寄存器和测试端口分别称为全定制寄存器和全定制测试端口。上述的RTL测试端口和全定制测试端口是本发明在现有的寄存器结构基础上增加的结构，其专门用于对其对应的寄存器的触发。
图2为本发明提出的逻辑电路中的寄存器的结构图。该图中的寄存器201与测试端口202一一对应。寄存器201及与其对应的测试端口202既可以表示上述的RTL寄存器和RTL测试端口，又可以表示上述的全定制寄存器和全定制测试端口。图2中的外部电路203表示图1中的复用管脚108及与其相连的测试平台106。
图2中，各测试端口202之间的连接关系可以为并联、串联或者其他任意连接关系，例如通过总线来与图2中的外部电路203相连。
由此可见，本发明具有以下优点：
(1)本发明所涉及的逻辑电路的设计包括RTL和全定制逻辑电路两部分的设计，上述的RTL包括本发明中的RTL电路和DFT管理器。在DFT管理器送来的测试控制信号的控制下，RTL电路和全定制逻辑电路中的各寄存器可分别受到测试平台的触发而向其返回测试结果，这样，测试平台就可以根据RTL电路和全定制逻辑电路分别送来的测试结果来判断该逻辑电路中所有寄存器的可测性设计情况，并将判断结果输出。可见，本发明能够实现对逻辑电路中所有寄存器的可测性设计情况的检验，可为改进产品的设计技术提供依据，进而提高产品的质量。
(2)本发明的测试过程比较简单，有利于降低逻辑电路的测试成本，提高产品的利润率。
(3)本发明设置了分别与RTL电路和全定制逻辑电路分别相连的时钟管理器，实现了RTL电路和全定制逻辑电路的时钟同步，保证了测试的准确性。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (6)

1.一种逻辑电路，该逻辑电路中所有寄存器的可测性设计情况可通过外接的测试平台进行检验；其特征在于，该逻辑电路包括：可测性设计DFT管理器、寄存器传输级RTL电路以及全定制逻辑电路；
所述DFT管理器分别与所述RTL电路和所述全定制逻辑电路相连，用于分别向所述RTL电路和所述全定制逻辑电路发送测试控制信号；
所述RTL电路和所述全定制逻辑电路分别与所述测试平台相连；在所述DFT管理器送来的所述测试控制信号的控制下，所述RTL电路中的各寄存器受到所述测试平台的触发而向所述测试平台返回测试结果；在所述DFT管理器送来的所述测试控制信号的控制下，所述全定制逻辑电路中的各寄存器受到所述测试平台的触发而向所述测试平台返回测试结果；所述测试平台根据所述RTL电路和所述全定制逻辑电路各自的测试结果来判断所有寄存器的可测性设计情况；
所述RTL电路与所述全定制逻辑电路相连。
2.根据权利要求1所述的逻辑电路，其特征在于，还包括分别与所述RTL电路和所述全定制逻辑电路相连的时钟管理器，用于实现所述RTL电路和所述全定制逻辑电路的时钟同步。
3.根据权利要求1所述的逻辑电路，其特征在于，还包括复用管脚；
所述RTL电路和所述全定制逻辑电路分别通过所述复用管脚与所述测试平台相连。
4.根据权利要求1所述的逻辑电路，其特征在于，所述DFT管理器与DFT平台相连，所述DFT平台用于向所述DFT管理器提供控制程序。
5.根据权利要求1所述的逻辑电路，其特征在于，所述RTL电路包括一一对应的寄存器和测试端口；
每个寄存器通过其对应的测试端口与所述测试平台相连。
6.根据权利要求1所述的逻辑电路，其特征在于，所述全定制逻辑电路包括一一对应的寄存器和测试端口；
每个寄存器通过其对应的测试端口与所述测试平台相连。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1346090A (zh) * 2000-09-25 2002-04-24 株式会社东芝 半导体集成电路和测试容易化电路的自动插入方法
CN102567165A (zh) * 2011-12-29 2012-07-11 中国科学院自动化研究所 对寄存器传输级硬件实现进行验证的系统及方法
CN102928774A (zh) * 2012-11-15 2013-02-13 福建一丁芯光通信科技有限公司 用于混合信号集成电路的可测性电路

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3701230B2 (ja) * 2001-11-21 2005-09-28 株式会社半導体理工学研究センター 論理回路のテスト容易化方法
JP2009205414A (ja) * 2008-02-27 2009-09-10 Nec Electronics Corp 半導体集積回路及びその設計方法並びに半導体集積回路設計装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1346090A (zh) * 2000-09-25 2002-04-24 株式会社东芝 半导体集成电路和测试容易化电路的自动插入方法
CN102567165A (zh) * 2011-12-29 2012-07-11 中国科学院自动化研究所 对寄存器传输级硬件实现进行验证的系统及方法
CN102928774A (zh) * 2012-11-15 2013-02-13 福建一丁芯光通信科技有限公司 用于混合信号集成电路的可测性电路

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
A Nonscan Design-for-Testability Method for Register-Transfer-Level Circuits to Guarantee Linear-Depth Time Expansion Models;Hideo Fujiwara et al.;《IEEE TRANSACTIONS ON COMPUTER-AIDED DESIGN OF INTEGRATED CIRCUITS AND SYSTEMS》;20090930;第27卷(第9期);第1535-1544页 *
杨虹 等.基于边界扫描技术的集成电路可测性设计.《重庆邮电学院学报(自然科学版)》.2006,第18卷(第6期),第686-688、723页. *

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