CN1346090A

CN1346090A - 半导体集成电路和测试容易化电路的自动插入方法

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Publication number: CN1346090A
Application number: CN01133928A
Authority: CN
Inventors: 野津山泰幸
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-09-25
Filing date: 2001-08-20
Publication date: 2002-04-24
Anticipated expiration: 2021-08-20
Also published as: KR20020024526A; TW531654B; KR100564894B1; CN1242329C; US20020059547A1; JP2002100738A; US6834368B2

Abstract

本发明是将不依存于SOC的外部端子数,能够实施MUX插入方式的测试,抑制测试上所需的构成大型化,并且缩短测试时间作为课题。本发明就是通过对IP12的测试输出进行标记压缩的测试结果存储电路15,将IP12的测试结果取出SOC1的外部。

Description

半导体集成电路和测试容易化电路的自动插入方法

发明领域

本发明涉及一种利用设计资产(IP：intellectual property：知识产权)的功能模块(function block)改良所构筑的SOC(systemon chip)的测试容易化技术的半导体集成电路和测试容易化电路的自动插入方法，特别是，涉及对外部端子比较少的SOC内部设置的IP实现有效率地而且高质量测试的半导体集成电路和测试容易化的自动插入方法。

近年来，已经开发出了一种叫做SOC的能几乎全部搭棕大规模LSI的系统。SOC中，采用集成实现更限定功能的功能模块IP，缩短开发周期变得重要起来。SOC的测试方面，也在进行以该IP为对象的测试容易化设计(Design For Testabillty：DFT)方法。作为SOC的IP基础(base)的基本DFT方法。

(1)并行存取(parallel access)插入(MUX

(多路转换器

(multiplexer)插入)，

(2)串行存取(serial access)插入

两种。(1)就是经由MUX，从SOC外部能直接控制、观测SOC内部IP的输入出端子，倘采用作成测试图(test pattern)，监控在SOC的逻辑模拟上作为对象的IP输入输出端子的值，就容易制造。

图14中示出采用现有方法的MUX插入方法的SOC构成。在图14中，SOC141内有测试对象IP142，而且对IP142的多个位(bit)的输入端子，在从用于与正常工作的功能模块143(图14中的logic1)的连接配线之间设有MUX阵列(MUXarray)144，从SOC141的输入端子T11来的配线连接到MUX阵列144的又一方输入。在IP测试时，对该MUX阵列的选择信号(一般说，向SOC141的输入信号，图未示)，通过选择从SOC141的输入端子T11来的测试数据，从SOC141的外部把数据加到IP142上。对于从IP142来的输出，这些信号将在输出前直至功能模块145(图7中logicl2)的适当位置进行分支，并在从SOC141内的适当功能模块145到SOC141的输出端子(输出电路)T12的连接配线之间进行设置，用与IP142输入时相同的选择信号，作为控制MUX阵列146的一个输入进行连接。IP142的测试时，MUX阵列146将选择从IP142输出，从IP142来的输出就可以在SOC141的外部进行观测。

并且，至于IP142的双向信号端子，则将双向MUX阵列(一般说来由总线构成)147设置在正常工作时的功能模块143、144与SOC141的双向信号端子(电路)T13之间，测试时，通过已经说过的两种MUX阵列144、146中所用的选择信号，仅IP142的双向信号端子与SOC141的双向信号端子(电路)T13变成信号可交换的状态，此外，为了防止MUX阵列147上的信号冲突，通过利用用于决定从IP142来的输入或输出的信号方向的信号(图未示出)，就可以恰如IP142的双向信号端子那样使SOC141的双向信号端子T13工作。根据MUX插入方法，就是采用以上的这种结构，测试SOC内的IP142。

另一方面，要是上述(2)，就在IP142的内部基于进行扫描的方法，借助于ATPG(Automatic Test Pattern Generation：自动测试图形发生器)制成测试图。对IP142的输入出端子设置所谓Wrapper的对应于各个端子的F/F，并与其串联连接，从SOC141的外部依次输入规定的测试图，使得可SOC141的外部进行观测。

这些现有的方法之中，上述(1)MUX插入方法比上述(2)的方法，故障检出率稍有降低，但有测试所需的构成面积增加少，执行测试的频率也高的优点。另一方面，SOC141的外部端子比IP142的外部端子要少时就不合用，存在着不得不实施上述(2)方法的问题。

发明内容

如以上说明的那样，在一种测试具备IP的SOC的现有方法的MUX插入方法里，测试上所需的构成少，测试时间可能也短，相反SOC的外部端子比IP的外部端子少的情况下，将有招致不能实施该方法的不合适。另一方面，在现有方法的其他串行存取方式方面，故障检测率与MUX插入方法相比较提高了，但测试上所需的构成却大型化，也招致测试时间延长这样的不合适。

因此，本发明就是鉴于上述问题而作出发明，其目的在于提供一种与SOC的外部端子数无关，能够进行MUX插入方式的测试实施，缩短测试时间并抑制测试上所需的构成大型化的半导体集成电路和测试容易化电路的自动插入方法。

为达成上述目的，解决课题的第1手段为一种多个功能模块相互连接构筑的半导体集成电路，以具有具备通过选择电路连接到上述另外的功能模块的输出端子或上述半导体集成电路的输入端子的输入端子、通过双向选择电路连接到上述另外的功能模块的双向端子或上述半导体集成电路的双向端子的双向端子的功能模块；及连接到上述功能模块的输出端子，从上述功能模块接收并行多个(n)位的测试输出，对该测试输出进行标记压缩(signature compression)，以比上述多个(n)位要少的m(m＜n)位单位从上述半导体集成电路的输出端子，输出标记压缩后的数据，作为测试容易化电路功能的测试结果存储电路为特征。

第2手段是在上述的第1手段中，以上述测试结果存储电路从上述功能模块接收并行多个(n)位的测试输出，并从上述半导体集成电路的输出端子串行(serial)输出该测试输出为特征。

第3手段是在上述第1或第2手段中，以上述测试结果存储电路使用比从上述功能模块并行输出的测试输出的多个(n)位还要多个数的触发电路(flip-flop)进行标记压缩为特征。

第4手段是在上述第1手段中，在以具备多个上述测试结果存储电路、分别与上述多个测试结果存储电路对应的多个上述功能模块、及从上述多个功能模块之中选择进行测试的上述功能模块的译码电路，上述多个测试结果存储电路，从对应的上述功能模块接收并行多个位的测试输出，并对该测试输出进行标记压缩或串行输出，以比上述多个位要少的位单位从上述半导体集成电路的输出端子，并行输出标记压缩后的数据或串行输出为特征。

第5手段是在上述第1手段中，以具备多个上述测试结果存储电路、分别与上述多个测试结果存储电路对应的多个上述功能模块、及从上述多个功能模块中选择进行测试的上述功能模块的译码电路，上述多个测试结果存储电路，串联连接，从对应的上述功能模块接收并行多个位的测试输出，对该测试输出进行标记压缩或串行输出，通过串联连接的上述多个测试结果存储电路的最后级的上述测试结果存储电路的输出端子，以比上述多个位要少的位单位从上述半导体集成电路的输出端子，并行输出标记压缩后的数据或串行输出为特征。

第6手段是在上述第1手段中，以具备多个上述功能模块、选择上述多个功能模块输出的输出选择电路、控制上述输出选择电路的选择动作的译码电路，上述测试结果存储电路接收由上述输出选择电路所选定的功能模块输出为特征。

第7手段是一种在多个功能模块相互连接而构筑的半导体集成电路中插入测试容易化电路的自动插入方法，是以输入表示上述半导体集成电路的输入输出端子、上述功能模块的测试中可利用的输入输出端子、用于实现上述半导体集成电路功能的上述功能模块的输入输出端子、和上述半导体集成电路输入输出端子内部连接的网数据(netdata)；包括用于确认上述半导体集成电路的工作的测试图的相关数据，和包括记述上述功能模块的输入输出端子、用于实现上述功能模块功能的工作的信息、用于检查故障的有无的测试测试容易化方法的种类、根据其方法准备的测试图的上述功能模块的相关数据；根据上述输入，对成为测试对象的上述功能模块，将作为测试容易化电路功能，在上述半导体集成电路中插入根据权利要求1所述的测试结果存储电路、或根据权利要求4或5所述的测试结果存储电路和译码电路、或根据权利要求6所述的测试结果存储电路、输出选择电路和译码电路；以及输出插入上述测试容易化电路的上述半导体集成电路的网数据，在插入上述测试容易化电路的上述半导体集成电路中可利用上述功能模块的测试图，使其包括变换后的测试图的上述半导体集成电路的测试容易化电路插入后的相关信息为特征。

附图说明

图1是表示本发明一个实施例的半导体集成电路的构成图。

图2是MUX阵列的构成图。

图3是表示双向MUX阵列的构成图。

图4是表示测试结果存储电路的构成图。

图5是用于说明测试容易化电路的自动插入的图。

图6是表示测试结果的另一个实施例的半导体集成电路的构成图。

图7是表示本发明另一个实施例的半导体集成电路的构成图。

图8是表示测试用译码电路的输入输出与测试结果电路的工作图。

图9表示图7中所示测试结果存储电路的构成图。

图10表示本发明的又一个实施例半导体集成电路的构成图。

图11表示IP示出选择部分的构成图。

图12表示图10中所示测试结果存储电路的构成图。

图13表示图10中所示测试用译码电路的输入输出与测试结果存储电路的工作图。

图14表示插入测试用MUX的现有半导体集成电路的构成图。

具体实施方式

以下，利用附图说明本发明的实施例。

图表示本发明一个实施例的半导体集成电路的构成图。图1中，本LDD半导体集成电路，与图14中所示的同样，在SOC11的内部设置成为本发明特征的测试方式的一个测试对象的IP12。另外，一般，IP，例如同样的IP在SOC的内部使用等情况，因此在SOC内叫做“实例”并一一加以区别，而下面为了强调在SOC内利用这一点，所以采用“IP”这样的表示(以下说明的实施例中也同样)。当同一IP使用于SOC内时，应该参照IP的数据，除不同本质的点以外，在实施例中，可以把“别的IP”读作“同一IP的另一实例”本发明的内容在SOC包括多个相同IP的情况下也毫无应用问题。

在图1中，作为用于实施测试的构成，SOC11配备有MUX13、双向MUX14和测试结果存储电路15，并且SOC11中设有输入端子T1、T2测试模式输入端子(test mode inputterminal)T3、控制输出端子T4、T5、双向端子电路T6、和输出端子电路T7，这些都通过配线进行连接。输入端子T1用配线W1连接到MUX13的一个输入上，逻辑模块(logical block)16用配线W2连接到MUX13的另一个输入上，MUX阵列13的输出用配线W3与IP12的输入连接。通过双向MUX阵列14，用配线W4、W5将IP12和逻辑模模块16进行双向连接。通过双向MUX阵列14，用配线W4、W7将IP12和逻辑模块17进行双向连接。IP12的输出端子用配线W8连接逻辑模块17，同时用配线W9连接测试结果存储电路15。测试结果存储电路15通过配线W10与输入端子T2连接，通过配线W11与输出端子电路T7进行连接配线W1～W9传送多个位的数据，配线W10、W11传送1位的数据。输入端子T3、T4、T5也可以用作IP12的测试专用端子，而且采用适当的逻辑窍门，也可以在SOC11正常工作时与利用的端子共用。

在这种构成中，SOC11进行其原来的功能工作时，就是测试模式信号(test mode signal)(TEST)＝0时，IP12接收从逻辑模块16来的信号作为输入，并将其输出供给逻辑模块17，进而与逻辑模块16、17进行双向数据交换。另一方面，TEST＝1时，就成为测试状态。以下，将MUX阵列13、双向MUX阵列14和测试结果存储电路15的构成与图1中所示构成的工作相关联进行说明。

图2是表示在图1中示出的MUX阵列13的具体构成图，图2中所示的构成就是表示设定MUX阵列13例如4位的构成例。在图2中，选择信号SEL＝0时，MUX阵列13选择“0”侧输入D0[0]～D0[3]，在选择信号SEL＝1时选择“1”侧输入D1[0]～D1[3]的2输入1输出的4个MUX21-0～21-3并行设置构成。在这里，至于与图1之间的关联，倘选择信号SEL＝TEST，则配线W2变成与D0[0]～D0[3]连接，配线W1与D1[0]～D1[3]连接，配线W3与DOUT[0]～DOUT[3]连接，TEST＝0时，IP12进行接收从逻辑模块16输入的正常工作，TEST＝1时，IP12通过SOC11的输入出端子T1，IP12就该接收测试输入数据进行测试工作。

图3是表示图1中所示的双向MUX阵列14的具体构成图。图3中，MUX阵列14由双向信号总线来实现。这时，双向MUX阵列14的内部构成只是与共用配线37的连接结点(connectionnode)，对于该共用配线37，连接有在图3中以虚线表示的IP12、逻辑模块16、17、双向端子电路T6里配备的各个三状态(3态)缓冲器31、32、33、34的输出和三状态缓冲器35的输入。并且，该共用配线37与IP12、逻辑模块16、17连接，成为可以相互交换数据的构成。在这里，应该控制三状态缓冲器，使其在OE信号(OE_IP、OE_L1、OE_L2、OE_PAD、OE_SOC)为“1”时，作为通常缓冲器工作，OE信号为“0”时，变成高阻抗状态，无论是正常工作还是测试工作时，也只有与双向MUX阵列14的共用配线37连接的三状态缓冲器中的一个输出非高阻抗状态的值(及OE信号＝1)。

IP12在测试工作时，在OE_PAD与OE_IP和OE_PAD与OE_SOC的OE信号不同时变成“1”的制约条件下，进行与SOC外部之间的数据交换。SOC11向IP12的数据输入根据OE_PAD＝1、OE_SOC＝0来实现，而IP12SOC11外部的数据输出，则根据OE_PAD＝0、OE_SOC＝1、OE_IP＝1来进行。用于这种测试控制的逻辑电路因烦杂而未图示出来，但是需要正确进行从有关IP12的双向信号的SOC11的外部来到测试工作。

图4是表示图1中示出的测试结果存储电路15的具体构成图。图4中示出的测试结果存储电路15就是接收例如4位的测试结果并一位一位串行输出。另外，输出的位数并不限于此，就是根据提供成为测试结果存储电路15输入的IP12输出和测试结果存储电路15输出的SOC11的输出端子电路T7个数适当设定，测试结果存储电路15的输出位数(m)设定为至少比输入的位数(n)要小(m＜n)。

在图4中，测试结果存储电路15是由对应于4位测试结果的各自位，配备4个的触发电路(F/F)41-0～41-3、“异或”(EX-OR)门(exclusive-OR gate)42-0～42-3、AND门43-0～43-3、44-0～44-3、MUX45和EX-OR门46而构成。与时钟信号(CLK)同步工作的F/F41的D输入连接EX-OR门42的输出，除F/F41-3的Q外，次级的AND门43的输入连接到F/F41的输出Q，AND门44的输出连接到EX-OR门42的一个输入，AND门43的输出连接到另一个输入，控制输入端子T5连接到AND门43的一个输入，控制输入端子T4连接到AND门44的一个输入，通过配线W9将从IP12来的对应的测试结果D[0]～D[3]供给另一个输入。通过配线W10将输入端子T2连接到MUX45的一个输入(SI)，将EX-OR门46的输出连接到另一个输入，MUX45的输出与AND门43-0的另一个输入连接，F/F41-2的输出Q连接到EX-OR门46的一个输入，F/F41-3的输出Q连接到另一个输入，F/F41-3的输出Q经由端子SO通过配线W11连接到输出端子电路T7。

在这样的构成中，测试结果存储电路15根据供给控制输入端子T4的控制信号A以及供给控制输入端子T5的控制信号B，进行如下控制。

A B 工作

0 0 复位(给全部触发电路输入0)

0 1 串行工作

1 0 测试数据的捕获(capture)(正常工作)

1 1 标记压缩工作

以下，代表图4的位1(D[1])说明应该上述各工作。A＝0、B＝0时，AND门44-1～43-1的输出一起变成0，因而“异或”门44-1的输出为0，给包括F/F41-1的全部F/F41输入0，进行复位工作。A＝0、B＝1时，MUX45中选择SI的数据作为输入，并且，“异或”门42-1的输出成为与AND门43-1的输出(前级的F/F41-0)相同，作为整体4个F/F41成为与串联连接相同，就进行与时钟信号(CLK)同步的串行工作。当A＝1、B＝0时，测试结果D[1]的值就存储到F/F41-1内，作为整体对IP12的输出进行标记压缩工作。并且，当A＝1、B＝1时，用“异或”门42-1求出测试结果D[1]和F/F41-1的前级F/F41＝0输出的“异或”，并将其“异或”值存入F/F41-1。进而与此同时，用“异或”门46求出F/F41-2的输出与F/F41-3的输出之间的“异或”，并用MUX45选择其“异或”值，将选定的“异或”值与测试结果D[0]在“异或”门42求“异或”，并叫其“异或”存入F/F41-0。通过进行这样的工作，测试结果存储电路15整体上作为标记压缩寄存器的功能，进行标记压缩工作。该工作中，根据F/F41内的数据和从加上新的IP12的输出，决定F/F41内生成伪随机数化的数据，对IP12测试结束后，作为IP12的测试结果，按照IP12输出数据的时间序列就将固有数据存入F/F41中。

对IP12的测试是在测试信号TEST＝1的条件下进行，但是关于IP12的输出也需要控制信号A、B的控制。首先，在设定TEST＝1，从IP12输出应观测的初始数据以前，使A＝0、B＝0，F/F41的内部清0。在这种状态下，商店A＝1、B＝1，对从IP12来的全部有效输出进行标记压缩。结束IP12测试后，设定A＝0、B＝1，使F/F41进行串行工作，将测试结果进行标记压缩后的值，顺序通过配线W11从SOC11的输出端子电路T7读出SOC11的外部，与正常电路中的预期值比较判断故障的有无。就该读出而言，也包括与测试模式信号相关，可以有种种逻辑上的实现方法。

另外，若令A＝1、B＝0，则可将IP12的输出原封不动存入F/F41，因此对于例如将SOC11的输入端子T2、以及控制输入端子T4、T5与输出端子电路T7作为SOC11的专用端子，则在正常工作时的任意一个周期内，设A＝1、B＝0，存入正常工作下从IP12来的数据后，设A＝0、B＝1，通过从SOC11的输出端子电路T7串行输出存入到F/F41中的数据，就能诊断IP12的工作。

并且，测试结果存储电路15依靠把器中心的功能作为标记压缩寄存器的工作来实现，不论IP12的内部存在故障，输出与正常时不同的测试结果，最终的测试结果也将变成与正常工作时相同的混淆(aliasing)的概率1/2^n-1(n为F/F41的个数)，实际执行之际，在IP12的输出数少的情况下，需要用至少n＞20左右的这种办法。并且，一般地说，标记压缩寄存器的反馈电路(应该反馈的位的位置)随F/F41的位数而变化，因而这点关照也需要。

这样，在上述实施例中，不需要直接使用SOC11的输出端子向外部读出成为测试对象的IP12的输出，因为即使是对有多个输出端子的IP12的测试，对于输出端子数比较少的SOC11也能实施。并且，与现有的串行存取方式相比较，测试上需要的构成面积增加被抑制，获得也缩短了测试时间的效果。

图5中表示SOC自动插入上述实施例的测试容易化电路的方法。将SOC11的相关数据52和使用于SOC11的包括IP12(一般说多个)的相关数据51输入到测试容易化电路自动插入装置53中。在这里，作为SOC11的相关数据51而言，有表示SOC11的输入输出端子、可利用于IP12的测试的输入输出端子、及用于实现SOC11功能的IP12输入输出端子和SOC11的输入输出端子在SOC11内部的具体连接的网数据(顶层网数据(top-layer data)、用于确认SOC11工作的测试图(带有预期值的输出)。另一方面，作为各IP12的相关数据52而言，有各个输入输出端子、记述用于实现各种功能的具体工作的信息、以及检查各自之中是否包含故障而使用的测试容易化方法的种类、根据其方法准备的测试图(带有预期值的输出)。除本发明的方法以外，也可以包括现有的并行存取方法或串行存取方法。记述各IP12工作的信息，基本上有时是IP12的输入输出和组合逻辑门或触发器等的基本单元间的连接信息，所谓门电平网数据；利用IP12的输入输出、IP12内部使用的寄存器(也包括触发器或闩锁电路)及其组合以布尔表现的信号，根据以程序方式记述IP12内的逻辑的连接或寄存器的工作的RTL(Register Transfer Level：寄存器转换电平)记述，记述IP12的功能工作的RTL网数据。以下，作为一个例子，表示多路转换器的门电平和RTL的记述。

(门电平)MUX21 I XXX(Z(data out)，.AO(data0)，.A1(data1)，.S(sel)；

(RTL)assign data out＝select？data1：data0；

RTL网数据通过利用逻辑合成工具(logical synthesistool)，可以变换为门电平网数据(gate level net data)。SOC11的网数据也基本上只是连接信息，有时为门电平网数据和RTL网数据。测试容易化电路自动插入装置53包括，基于所输入的SOC11的相关数据51和包括使用于SOC11的IP12的IP(一般为多个)的相关数据52，自动插入与对于包括IP12对SOC11的IP(一般为多个)各个规定的测试容易化方法相应的测试容易化电路，作为其输出，这些测试容易化电路插入完毕的SOC11的网数据，和在测试容易化电路插入完毕的SOC11可利用的方式变换这些IP用测试图的测试图，并输出SOC11的电路插入完了相关信息54。

在这里，说明有关门电平网数据和RTL网数据的哪个处理更理想点。最近的SOC多半要求大规模而且高性能，手工满足工作频率等的定时制约已经变得极其困难。最近的逻辑合成工具就是为了满足SOC的定时制约(timing restriction)，在内部自动实行或探索最佳的逻辑门的组合，或增加不满足定时制约部分的缓冲器大小(驱动力)，或添加新的缓冲器的工作。

因此，插入本发明的这种测试容易化电路后，随逻辑合成工具的有效利用正可以满足定时制约。即，基本上SOC11和包括IP12的IP的网数据采用RTL网数据，可以说理想的是插入本发明的测试容易化电路，在RTL中实施。但是，逻辑合成工具作为最终制成门电平网的前阶段，制成上述种种定时调整前的“1次”门电平网，但是也可以将其作为网数据进行处理。这时，不需要每次都进行逻辑合成，可以缩短开发周期。另外，除已经存在的IP以外，SOC11实现其它不能实现的新型功能，有时也包括所谓的用户定义逻辑(UDL：user-defined logical)，对以SOC11中所用的IP12作为对象的本发明本质没有影响。另一方面，通过把UDL作为一个IP进行处理，也能音乐本发明。

图6是表示图4中示出的测试结果存储电路15的另一个实施例的图，作为本实施例的特征，前面的本实施例中已说过，在于可缓和测试输出的标记压缩结果的可靠性依赖于F/F41个数。在图6中，电路模块61使与IP12的输出数对应的图4同样的电路通用并显示表现的电路，对于该电路模块61，为了确保电路模块61中的标记压缩结果的可靠性，设置新的例如3个标记压缩用的F/F62-1～63-3和串联逻辑这些F/F62的AND门63-1～63-3。F/F62-2和F/F62-3的输出反馈输入到电路模块61，这些输入与电路模块61内其它反馈输入一起进行“异或”，并成为图4中示出的MUX45一个输入。这种构成的工作与前面本实施例中说过的同样。另外，新添加的F/F62的个数及反馈的F/F输出可根据电路模块61的构成进行适当设定。

在这个实施例中，即使成为测试对象的IP12输出的位数少的情况下，也可以确保测试数据的标记压缩可靠性，并确实判断IP12的故障。

图7是表示本发明另一个实施例的半导体集成电路的构成图。在图7中，本实施例的半导体集成电路就是应用本发明的IP有多个的场合。即，IP71、72、73的三个IP接受本发明的应用，对其输出设定附加具有标记压缩功能的测试结果存储电路74、75、76。在这里，对于IP71输出数为27位，例如，如所述的那样大于20，因此作为测试结果存储电路74，可以设置包括与输出数相同个数的触发器(位宽度)的标记压缩寄存器。因此，IP72和IP73的输出个数分别是5位和18位，总共例如20以下。在这里，如图6示出的实施例，分别对IP72、73添加16位、3位触发器并且也可以设置包括几乎没有混淆的标记压缩寄存器的测试结果存储电路，而且测试用附加的电路变成增加无用面积。

在此，在本实施例中，对IP72、73分别耦合测试结果存储电路75、76，构成包括使1个触发器(位)与这些IP72、73的各输出对应的23位宽度的一个标记压缩寄存器的测试结果存储电路。因此，可以避免混淆的问题，同时也可以避免附加无用的测试用电路。本实施例由于这样构成，所以从测试结果存储电路76的规定位位置来的反馈信号就输入到测试结果存储电路75。

测试译码电路77是用于选择测试的IP71、72、73输出选择信号的电路，输入信号A、B、SEL1、SEL2，已变成输出信号A1、A2、A3。对于这些输入的输出和工作就如图8所示。信号SEL1、SEL0，在本实施例中从作为对象的3个IP71、72、73之中选择一个进行标记压缩工作的IP用于输出信号A1、A2、A3的选择输入信号，一般有N个IP时，需要相当于比(1+log2 N)小的最大整数值的个数选择输入信号。

但是，本发明的这种构成情况下，能够确保SOC11的输入端子和输入输出端子，例如SEL0＝0时，对IP71和IP72同时进行测试(标记压缩)，并使得SEL0＝1时，实行IP73的测试(标记压缩)，不用SEL1也能完成。并且，上述的构成，假想有3个IP71、72、73同时进行测试数据的捕获，A＝1、B＝0时，要使A1＝A2＝A3＝1，而且各IP71、72、73除外经过捕获良好的情况下，A＝1时，如构成使SEL0成为有效，测试用译码电路就不需要使用B输入。

在这个实施例当中，即使多个IP处于SOC的情况下，也可以得到与前面的实施例同样的效果。

图9是表示图7中所示测试结果存储电路75的一般构成图。另外，图9中，图9所示的构成为了与图4所示的构对比，输入设为4位并制成图示。并且，反馈位置是说明关系上的位置而不是与特定情况对应的位置。从与测试结果存储电路75耦合的另一测试结果存储电路76来的规定的反馈输出FB0、FB1输入到EX-OR门91，并与测试结果存储电路75自身的反馈输出，由EX-OR门92执行“异或”，输入到多路转换器45的一个输入。此外的基本各种都与图4所示的测试结果存储电路同样。另外，测试结果存储电路75以外的测试结果存储电路74、76不是图4中的多路转换器45，“异或”门46的输出成为对测试结果存储电路75的反馈输入，连接多路转换器45的输出端子部分变成直接连接SI的这种构成。并且，在测试结果存储电路74，就变成图4中多路转换器45的输入端子SI接地的这种构成。

根据本实施例的应用，在混淆担心的情况下，也可以如图6所示追加必要的触发器，仅仅对图9所示的构成中，只把输入D[I]的适当电平变成0(接地)也行。并且，为了容易实现本实施例，也可以使其构成包括以适当的位，例如4位作为单位包括标记压缩的测试结果存储电路。成为对象的IP输出在与多个模块同步时，除模块以外连接测试结果存储电路，也可以分别与SOC11的输出端子连接，使其作为SO1、SO2、…。

图10是表示本发明另一实施例的半导体集成电路的构成图。上述的图7中所示的实施例与各个IP71、72、73设有测试结果存储电路74、75、76。因此测试电路的附加量就随成为本发明对象IP数(与对象IP的总输出数成正比例)增加。并且，随对象的输出数而改变反馈位置这一方面，使实现装置的开发变得复杂。本实施例鉴于此除改进外，而且由对IP71、72、73选择IP71、72、73输出的IP输出选择电路101、包括对由IP输出选择电路101选定的IP71、72、73的输出进行标记压缩的标记压缩寄存器的测试结果存储电路102、及控制IP输出选择电路101的选择的测试用译码电路103而构成。

图11中示出多路转换器构成IP输出选择电路101的一个例子。在图11中，将IP71输出的IP1_OUT0～IP1_OUT26、IP72输出的IP2_OUT0～IP1_OUT4、IP71输出的IP3_OUT0～IP3_OUT16、和测试用译码电路103的IP选择输出IP1_SEL、IP2_SEL、IP3_SEL进行输入，并从MUX110、…、MUX115、…、MUX126输出IP71、72、73输出之中，与作为最大输出数IP71输出对应的27位输出(向测试结果存储部92的输入)DI0～DI26。为了简化，在图1中有关从IP2和IP3来的输入部分仅记载位0。多路转换器在“0”侧的输入连接到从下一个别的IP来的输出或(应连接的IP没有输出的情况)“0”(接地)，成为所谓级联的连接，使IP1_SEL、IP2_SEL、IP3_SEL中只有一个变成1或全部为0。

图12是表示测试结果存储电路102的一般构成图。另外，图12中，为了将图12中所示的构成与图4中所示的构成进行对比，输入设为4位并图示出来。并且，反馈位置是说明关系方面的位置而不是与特定场合对应的位置。在图12所示的构成中，采用带有非同步复位(low active：低激活)触发器121-0～121-3，这些触发器121将分别对应的EX-OR门122-0～122-3的输出作为输入，并通过EX-OR门123进行反馈。并且用于测试工作的控制输入由IP输出选择电路101和测试用译码电路103供给，因而图12的电路，实质上仅由标记压缩寄存器部分构成。图13中示出作为整个电路的工作。至于图13中所示的工作，测试数据的捕获可能在复位解除后的第1周期。

另外，上述实施例的IP输出选择电路101不是多路转换器，容易利用三状态缓冲器和总线来实现。并且，以适当比1大的位作为单位构成测试结果存储电路时，对出现的多余位(从哪个IP71、72、73来的输出也都不连接的位)，都把测试结果存储电路102的适当DI输入连接到“0”(接地)也可以。采用组合图7中所示的实施例与本实施例的中间方式也可能实现全体的测试结果存储电路。即，可以采用测试结果存储电路，连接图7所示的测试结果存储电路74、测试结果存储电路75和76的这种方式，使图10中的IP输出选择电路101和测试结果存储电路102的组连接。

在这个实施例方面，可以获得与上述实施例同样的效果，同时即使增加IP个数也不会招来测试结果存储电路个数的增加，而且可使构成小型化。

如以上说明的那样，倘采用本发明，则通过对功能模块的测试输出进行标记压缩的测试结果存储电路，以便将功能模块的测试结果读出半导体集成电路的外部，因此不依赖于半导体集成电路的外部端子数，可以实施MUX插入方式的测试，抑制测试上所需的构成大型化，并能缩短测试时间。

Claims

1一种多个功能模块相互连接构筑的半导体集成电路，其特征在于具有：

具备通过选择电路连接到上述另外的功能模块的输出端子或上述半导体集成电路的输入端子的输入端子、通过双向选择电路连接到上述另外的功能模块的双向端子或上述半导体集成电路的双向端子的双向端子的功能模块；以及

连接上述功能模块的输出端子，从上述功能模块接收并行的多个(n)位的测试输出，对该测试输出进行标记压缩，以比上述多个(n)位要少的m(m＜n)位单位，从上述半导体集成电路的输出端子，输出标记压缩后的数据，作为测试容易化电路功能的测试结果存储电路。

2根据权利要求1所述的半导体集成电路，其特征在于上述测试结果存储电路，从上述功能模块接收并行的多个(n)位的测试输出，并从上述半导体集成电路的输出端子，串行输出该测试输出。

3根据权利要求1或2所述的半导体集成电路，其特征在于上述测试结果存储电路使用比从上述功能模块并行输出的测试输出的多个(n)位还要多的个数的触发电路，进行标记压缩。

4根据权利要求1所述的半导体集成电路，其特征在于具备：

多个上述测试结果存储电路，

分别与上述多个测试结果存储电路对应的多个上述功能模块，

从上述多个功能模块之中选择进行测试的上述功能模块的译码电路；以及

上述多个测试结果存储电路，从对应的上述功能模块接收并行多个位的测试输出，并对该测试输出进行标记压缩或串行输出，以比上述多个位要少的位单位，从上述半导体集成电路的输出端子，并行输出标记压缩后的数据或串行输出。

5根据权利要求1所述的半导体集成电路，其特征在于具备：

多个上述测试结果存储电路，

从上述多个功能模块中选择进行测试的上述功能模块的译码电路；以及

上述多个测试结果存储电路，串联连接，从对应的上述功能模块接收并行多个位的测试输出，对该测试输出进行标记压缩或串行输出，通过串联连接的上述多个测试结果存储电路的最后级的上述测试结果存储电路的输出端子，以比上述多个位要少的位单位，从上述半导体集成电路的输出端子，并行输出标记压缩后的数据或串行输出。

6根据权利要求1所述的半导体集成电路，其特征在于具备

多个上述功能模块，

选择上述多个功能模块输出的输出选择电路，

控制上述输出选择电路的选择工作的译码电路；以及

上述测试结果存储电路，接收由上述输出选择电路所选定的功能模块的输出。

7、一种在多个功能模块相互连接而构筑的半导体集成电路中，插入测试容易化电路的测试容易化电路的自动插入方法，其特征在于：

输入表示上述半导体集成电路的输入输出端子，上述功能模块的测试中可利用的输入输出端子，用于实现上述半导体集成电路功能的上述功能模块的输入输出端子，和上述半导体集成电路的输入输出端子内部连接的网数据；包括用于确认上述半导体集成电路工作的测试图的上述半导体集成电路的相关数据，和包括记述上述功能模块的输入输出端子、用于实现上述功能模块的功能的工作的信息、用于检查故障的有无的测试测试容易化方法的种类、根据其方法准备的测试图的上述功能模块的相关数据；

根据上述输入，对成为测试对象的上述功能模块，将作为测试容易化电路功能，在上述半导体集成电路中插入根据权利要求1所述的测试结果存储电路、或根据权利要求4或5所述的测试结果存储电路和译码电路、或根据权利要求6所述的测试结果存储电路、输出选择电路和译码电路；以及

输出插入上述测试容易化电路的上述半导体集成电路的网数据，在插入上述测试容易化电路的上述半导体集成电路中可利用上述功能模块的测试图，使其包括变换后的测试图的上述半导体集成电路的测试容易化电路插入后的相关信息。