KR19990057727A - 테스트 어빌리티를 증가시킨 집적 회로 - Google Patents
테스트 어빌리티를 증가시킨 집적 회로Info
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Abstract
본 발명은 각 블록들의 테스트어빌리티(testability)를 증가시키기 위한 집적 회로를 개시한다. 이는 입력들핀과 출력핀들 사이에 직렬로 연결된 제 1 내지 제 3 블록을 구비하는 집적 회로에 있어서, 상기 제 1 블록의 출력단과 상기 제 3 블록의 입력단 사이에 상기 제 2 블록을 우회(bypass)하는 다중 입력 시그너쳐 레지스터(MISR;Multiple Input Signature Register)를 구비하고, 상기 집적 회로가 상기 제 1 블록과 제 3 블록을 테스트하는 모드로 동작될 경우 상기 다중 입력 시그너쳐 레지스터(MISR)는 상기 제 1 블록에서 출력된 신호들을 압축한 시그너쳐(signature)를 발생하고 상기 시그너쳐를 상기 제 3 블록으로 입력한다.
Description
본 발명은 집적 회로에 관한 것으로, 테스트어빌리티(testability)를 증가시키기 위한 집적 회로에 관한 것이다.
일반적으로 집적 회로에는 주(main)가 되는 메모리, 랜덤 로직 회로, 또는 중앙 처리 장치(CPU)로 형성된 중심 블록과 상기 중심 블록 주변에서 상기 중심 블록으로 제어 신호들 또는 데이터(data)를 입출력하기 위한 로직 회로들로 형성된 주변 블록들을 포함한다.
상기 집적 회로가 정상모드로 동작하기 위해서는 상기 중심 블록과 주변 블록들이 정상적으로 동작해야하므로 상기 중심 블록과 주변 블록들 각각에 대한 테스트가 필요하다. 예컨대 상기 중심 블록에 데이터가 바뀔수 있는 마스크 롬이 형성되고 상기 마스크 롬을 테스트할 경우, 특정 테스트 패턴에 대해 마스크 롬의 데이터가 달라질 때마다 테스트 응답(test response)이 달라지므로 테스트 응답을 알기 위해서는 매번 로직 시뮬레이션(logic simulation)을 수행해야하고 테스트 프로그램을 재코딩하여 테스트 장비에 로딩해야하는 문제가 있다. 또한 상기 마스크 롬이외의 메모리가 형성된 중심 블록을 테스트할 경우, 주변 블록들을 통해 상기 중심 블록에 테스트 알고리즘(Test Algorithm)을 적용하기가 어려워 주변 블록들을 통하지 않고 바로 중심 블록을 테스트해야하는 문제점이 있다.
도 1은 종래 기술에 의한 집적 회로의 블럭도이다.
상기 도 1을 참조하면, 집적 회로(4)는 제 1 내지 제 3 블록(1,2,3)들을 구비한다.
상기 집적 회로(4)가 상기 제 2 블록(2)을 테스트하는 모드로 동작할 경우에는 점선을 따라 동작되는데, 즉 입력 신호(In)는 상기 제 1 블록(1)을 거치지 않고 상기 제 2 블록(2)으로 바로 입력되고 상기 제 2 블록(2)에서 출력된 신호는 상기 제 3 블록(3)을 거치지 않고 상기 출력핀(Ptest)에 바로 출력 신호(Out)로 나타난다.
다시말해서 상기 제 2 블록(2)의 입출력을 외부에서 직접 접근(Access)하여 상기 제 2 블록(2)을 테스트하는 것이다.
상술한 종래의 집적회로(4)에서는 상기 제 2 블록(2)은 쉽게 테스트되는데 비해 상기 제 1 및 제 3 블록(1,3)이 테스트되기 위해서는 항상 상기 제 2 블록(2)을 통해야하므로 상기 제 1 및 제 3 블록(1,3)을 테스트하는 것이 복잡하고 어렵다.
다시말해서 상기 제 2 블록(2)을 통하여 상기 제 1 및 제 3 블록(1,3)을 테스트하는 것은 상기 제 1 블록(1)에 대한 관찰도(observability)와 상기 제 3 블록(3)의 제어도(controllability)의 문제가 있으므로 상기 제 2 블록(2)을 통하지 않고 상기 제 1 및 제 3 블록(1,3)이 테스트되는 직접 회로가 요구된다.
도 2는 종래 기술에 의한 집적 회로의 다른 블럭도이다.
상기 도 2를 참조하면, 집적 회로(14) 외부에 제 1 테스트핀(Ptest1)과 제 2 테스트핀(Ptest2)을 형성하고 상기 제 1 테스트핀(Ptest1)이 제 1 블록(11)의 출력단에 연결되고 상기 제 2 테스트핀(Ptest2)이 제 3 블록(13)의 입력단에 연결된 것을 제외하면 상기 도 1과 동일하다.
상기 제 1 테스트핀(Ptest1)은 상기 제 1 블록(11)에서 출력된 신호가 상기 집적 회로(14) 외부로 전송되도록 하기 위한 것으로서 정상 모드에서 상기 제 1 블록(11)에서 출력된 신호의 수(m)만큼 형성되어 있고, 상기 제 2 테스트핀(Ptest2)은 상기 집적 회로(14) 외부로부터 신호를 상기 제 3 블록(13)으로 입력하기 위한 것으로서 정상 모드에서 상기 제 3 블록(13)으로 입력되는 신호의 수(n)만큼 형성되어 있다.
따라서 상기 제 1 테스트핀(Ptest1)을 통해 집적 회로(14) 외부로 출력된 신호가 관찰(observation)됨으로써 상기 제 1 블록(11)이 테스트되고 상기 집적 회로(14)외부에서 상기 제 2 테스트핀(Ptest2)으로 신호가 입력된 후 출력핀(Pout)으로 출력된 신호가 관찰(observation)됨으로써 상기 제 3 블록(13)이 테스트된다.
상기와 같이 제 1 테스트핀(Ptest1)과 제 2 테스트핀(Ptest2)을 구비한 집적 회로(14)에서는 상기 제 1 및 제 3 블록(11,13) 각각을 테스트할 수 있는 장점이 있는 반면 상기 집적 회로(14)에 상기 제 1 테스트핀(Ptest1)과 제 2 테스트핀(Ptest2)을 추가로 형성함으로써 상기 제 1 블록(11)에서 출력된 신호의 수(m)와 상기 제 3 블록(13)으로 입력되는 신호의 수(n)의 합(m+n)만큼 핀 수가 필요하게되어 실용성이 저하되는 단점이 있다.
물론, 이러한 핀들의 일부 또는 전부가 기존의 핀과 공유(sharing)할 수 있으나, 이로 인한 제한(overhead)이 따르며 그 응용(application)에 따라 항상 가능하지는 않다.
본 발명이 이루고자 하는 기술적 과제는, 다중 입력 시그너쳐 레지스터(MISR;Multiple Input Signature Register)를 이용함으로써 테스트어빌리티를 증가시키는 집적 회로를 제공하는데 있다.
도 1은 종래 기술에 의한 집적 회로의 블럭도이다.
도 2는 종래 기술에 의한 집적 회로의 다른 블록도이다.
도 3은 본 발명의 제 1 일 실시예에 의한 테스트 어빌리티를 증가시킨 집적 회로의 블럭도이다.
도 4는 본 발명의 제 2 실시예에 의한 테스트 어빌리티를 증가시킨 집적 회로의 블럭도이다.
도 5는 본 발명의 제 3 실시예에 의한 테스트 어빌리티를 증가시킨 집적 회로의 블럭도이다.
도 6은 상기 도 5에 도시한 비교부의 회로도이다.
도 7은 본 발명의 제 4 실시예에 의한 테스트 어빌리티를 증가시킨 집적 회로의 블럭도이다.
상기 과제를 이루기 위한 본 발명의 제 1 실시예는, 입력들핀과 출력핀들 사이에 직렬로 연결된 제 1 내지 제 3 블록을 구비하는 집적 회로에 있어서, 상기 제 1 블록의 출력단과 상기 제 3 블록의 입력단 사이에 상기 제 2 블록을 우회(bypass)하는 다중 입력 시그너쳐 레지스터(MISR;Multiple Input Signature Register)를 구비하고, 상기 집적 회로가 상기 제 1 블록과 제 3 블록을 테스트하는 모드로 동작될 경우 상기 다중 입력 시그너쳐 레지스터(MISR)는 상기 제 1 블록에서 출력된 신호들을 압축한 시그너쳐(signature)를 발생하고 상기 시그너쳐를 상기 제 3 블록으로 입력하는 것을 특징으로하는 테스트 어빌리티를 증가시킨 집적 회로를 제공한다.
상기 과제를 이루기 위한 본 발명의 제 2 실시예는, 입력핀들과 출력핀들 사이에 직렬로 연결된 제 1 내지 제 3 블록을 구비하는 집적 회로에 있어서, 상기 제 1 블록의 출력단과 상기 제 3 블록의 입력단 사이에 상기 제 2 블록을 우회(bypass)하고 상기 집적 회로가 상기 제 1 블록과 제 3 블록을 테스트하는 모드로 동작될 경우 상기 제 1 블록에서 출력된 신호들을 압축한 시그너쳐(signature)를 발생하여 상기 제 3 블록으로 출력하는 다중 입력 시그너쳐 레지스터(MISR;Multiple Input Signature Register), 및 상기 다중 입력 시그너쳐 레지스터(MISR)에서 출력되는 신호들을 상기 집적 회로 외부로 출력하는 테스트핀들을 구비하는 것을 특징으로하는 테스트 어빌리티를 증가시킨 집적 회로를 제공한다.
상기 과제를 이루기 위한 본 발명의 제 3 실시예는, 입력핀들과 출력핀들 사이에 직렬로 연결된 제 1 내지 제 3 블록을 구비하는 집적 회로에 있어서, 상기 제 1 블록의 출력단과 상기 제 3 블록의 입력단 사이에 상기 제 2 블록을 우회(bypass)하고 상기 집적 회로가 상기 제 1 블록과 제 3 블록을 테스트하는 모드로 동작될 경우 상기 제 1 블록에서 출력된 신호들을 압축한 시그너쳐(signature)를 발생하여 상기 제 3 블록으로 출력하는 다중 입력 시그너쳐 레지스터(MISR;Multiple Input Signature Register), 상기 제 1 블록으로 임의의 테스트 신호가 입력될 때 상기 제 1 블록에서 출력된 신호들이 압축된 기준 시그너쳐(reference signature)가 저장되어 있고 상기 집적 회로가 상기 제 1 블록과 제 3 블록을 테스트하는 모드로 동작될 경우 상기 기준 시그너쳐를 출력하는 기준 시그너쳐 출력부, 상기 시그너쳐와 상기 기준 시그너쳐(reference signature)를 입력으로하여 이들을 비교하는 비교부, 및 상기 비교부에서의 비교 결과를 상기 집적 회로 외부로 출력하는 테스트핀을 구비하는 것을 특징으로하는 테스트 어빌리티를 증가시킨 집적 회로를 제공한다.
상기 과제를 이루기 위한 본 발명의 제 4 실시예는, 입력핀들과 출력핀들 사이에 직렬로 연결된 제 1 내지 제 3 블록을 구비하는 집적 회로에 있어서, 그 일 입력단은 상기 제 1 블록의 출력단에 연결되고 그 다른 입력단은 상기 제 2 블록의 출력단에 연결되고 상기 제 1 블록에서 출력된 신호들 및 상기 제 2 블록에서 출력된 신호들 중 어느 하나를 선택하여 출력하는 제 1 선택 수단, 상기 제 1 선택 수단의 출력단에 연결되고 상기 제 1 선택 수단에서 출력된 신호들을 압축한 시그너쳐(signature)를 발생하는 다중 입력 시그너쳐 레지스터(MISR;Multiple Input Signature Register), 그 일 입력단은 상기 제 2 블록의 출력단에 연결되고 그 다른 입력단은 상기 다중 입력 시그너쳐 레지스터의 출력단에 연결되고 상기 제 1 블록에서 출력된 신호들 및 상기 다중 입력 시그너쳐 레지스터에서 출력된 신호들 중 어느 하나를 선택하여 상기 제 3 블록으로 출력하는 제 2 선택 수단, 및 상기 다중 입력 시그너쳐 레지스터에서 출력된 신호들을 상기 집적 회로 외부로 출력하는 하나 이상의 테스트핀을 구비하고, 상기 집적 회로가 상기 제 1 블록과 제 3 블록을 테스트하는 모드로 동작될 경우 상기 다중 입력 시그너쳐 레지스터는 상기 제 1 선택 수단을 통해 상기 제 1 블록에서 출력된 신호들을 입력으로하여 압축하여 시그너쳐를 출력하고 이때 상기 제 3 블록은 상기 제 2 선택 수단을 통해 상기 다중 입력 시그너쳐 레지스터에서 출력된 시그너쳐를 입력으로하며, 상기 집적 회로가 상기 제 2 블록을 테스트하는 모드로 동작될 경우 상기 다중 입력 시그너쳐 레지스터는 상기 제 1 선택 수단을 통해 상기 제 2 블록에서 출력된 신호들을 입력으로하여 압축된 시그너쳐를 상기 테스트핀으로 출력하는 것을 특징으로하는 테스트 어빌리티를 증가시킨 집적 회로를 제공한다.
따라서 본 발명에 의한 집적 회로는, 다중 입력 시그너쳐 레지스터(MISR;Multiple Input Signature Register)를 이용하여 각 블록들의 테스트어빌리티를 증가시킬 수 있고 집적 회로 외부에 추가되는 테스트핀 수를 줄일 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
도 3은 본 발명의 제 1 실시예에 의한 테스트 어빌리티를 증가시킨 집적회로의 블럭도이다.
상기 도 3을 참조하면, 집적 회로(35)는 제 1 내지 제 3 블록(31,32,33)들 및 다중 입력 시그너쳐 레지스터(MISR;Multiple Input Signature Register, 34)를 구비한다.
상기 제 2 블록(32)에는 상기 집적 회로(35)의 중심이 되는 블록으로서, 메모리, 랜덤 로직 회로, 또는 중앙 처리 장치(CPU)가 형성될 수 있고 상기 제 1 및 제 3 블록(1,3)에는 메모리, 랜덤 로직 회로, 또는 중앙 처리 장치(CPU)를 제외한 로직 회로들이 형성된다.
상기 다중 입력 시그너쳐 레지스터(MISR, 34)는 상기 제 1 블록(31)와 제 3 블록(33) 사이에서 상기 제 2 블록(32)을 우회(bypass)하고 상기 제 1 블록(31)에서 출력된 신호들을 압축(compression)한 시그너쳐(signature)를 발생한다. 이는 상기 제 2 블록(32)을 우회(bypass)하여 상기 제 1 및 제 3 블록(31,33)을 테스트하기 위한 것으로서, 상기 제 1 및 제 3 블록(31,33)을 테스트하는 모드에서 상기 제 1 블록(31)에서 출력된 m개의 신호를 입력으로하여 상기 제 3 블록(33)으로 n개의 출력 신호를 발생한다.
상기 다중 입력 시그너쳐 레지스터(MISR,34)에 입력되는 신호의 수 및 출력되는 신호의 수는 상기 제 1 블록(31)에서 출력되는 신호의 수(m)와 상기 제 3 블록(33)으로 입력되는 신호의 수(n) 중 큰 수 이상으로 한다.
상기 제 1 블록(31)에서 출력되는 신호의 수(m)가 상기 제 3 블록(33)으로 입력되는 신호의 수(n)보다 크면 상기 다중 입력 시그너쳐 레지스터(MISR,34)는 상기 다중 입력 시그너쳐 레지스터(MISR,34)에서 발생하는 m개의 신호들 중 임의의 n개를 선택하여 상기 선택된 n개의 신호를 상기 제 3 블록(33)으로 출력한다.
상기 제 1 블록(31)에서 출력되는 신호의 수(m)가 상기 제 3 블록(33)에 입력되는 신호의 수(n)보다 작을 경우, 상기 다중 입력 시그너쳐 레지스터(MISR,34)는 상기 제 1 블록(31)에서 출력된 m개의 신호들 중 일부 또는 전부에서 팬-아웃 스템(Fan-out Stem) 회로를 구비함으로써 n개의 신호를 발생하여 상기 n개의 신호를 출력하거나, 임의의 고정된 n-m개의 신호를 발생하는 신호 발생 회로를 구비함으로써 상기 n-m개의 신호와 상기 제 1 블록(31)으로부터 입력된 m개의 신호를 출력한다.
이때 상기 다중 입력 시그너쳐 레지스터(MISR,34)의 크기 및 구조를 조정함으로써 상기 제 3 블록(33)으로 입력되는 신호를 다양하게 할 수 있다.
상기 집적 회로(35)가 정상 모드로 동작하기 위해서는 입력 신호(In)가 상기 집적 회로(35)의 입력핀(Pin)을 통해 상기 제 1 블록(31)으로 입력되고 상기 제 1 블록(31)에서 출력된 m개의 신호는 상기 제 2 블록(32)으로 입력되고 상기 제 2 블록(32)에서 출력된 n개의 신호는 상기 제 3 블록(33)으로 입력되고 상기 제 3 블록(33)에서 출력된 출력 신호(Out)는 상기 출력핀(Pout)을 통해 상기 집적 회로(35) 외부로 출력된다.
상기 제 2 블록(32)이 테스트되는 동작은 점선을 따라 진행되는데, 즉 입력 신호(In)는 상기 제 1 블록(31)을 우회(bypass)하여 상기 제 2 블록(32)으로 바로 입력되고 상기 제 2 블록(32)에서 출력된 신호는 상기 제 3 블록(33)을 우회하여 바로 출력 신호(Out)로 나타난다.
그리고 상기 제 1 및 제 3 블록(31,33)이 테스트되는 동작은 굵은 실선으로 표시한 화살표를 따라 진행되는데 그 동작을 설명하면 다음과 같다.
상기 제 1 블록(31)에서 출력된 m개의 신호는 상기 제 2 블록(32)에 입력되지 않고 상기 다중 입력 시그너쳐 레지스터(MISR, 34)에 입력되고 상기 제 3 블록(33)은 상기 다중 입력 시그너쳐 레지스터(MISR, 34)에서 출력된 n개의 신호를 입력으로하여 출력 신호(Out)를 발생한다.
이때 상기 제 3 블록(33)의 입력단에는 상기 제 2 블록(32) 및 상기 다중 입력 시그너쳐 레지스터(MISR,34) 중 어느 하나에서 출력된 신호들을 선택하기 위한 선택 수단(도시하지 않음)을 구비하는데, 상기 선택 수단은 테스트 모드 신호에 의해 제어되는 멀티플렉서(multiplexer)로 형성한다.
상기와 같은 구조에서는 제 2 블록(32) 주변의 제 1 및 제 3 블록(31,33)을 테스트할 때 상기 제 2 블록(32)을 우회함으로써 상기 제 2 블록(32)을 거치지 않고 상기 제 1 및 제 3 블록(31,33)을 테스트할 수 있는 장점이 있다, 반면에 상기 제 1 블록(31)에서 출력된 신호는 상기 제 3 블록(33)을 거쳐 간접적으로 관찰(observation)되고 상기 제 3 블록(33)에 입력되는 신호는 상기 제 1 블록(31)을 통해 간접적으로 인가되므로 상기 제 1 블록(31)의 관찰도(observability)와 상기 제 3 블록(33)의 제어도(controllability)는 각각 상대 블록의 테스트 어빌리티(Testability)에 의해 영향을 받는다.
도 4는 본 발명의 제 2 실시예에 의한 테스트 어빌리티를 증가시킨 집적회로의 블럭도이다.
상기 도 4를 참조하면, 집적 회로(45) 외부에 1개 이상의 테스트핀(Ptest)들이 형성되고 상기 테스트핀(Ptest)들이 다중 입력 시그너쳐 레지스터(MISR, 44)에 연결된 것을 제외하면 상기 도 3과 동일하다.
또한 상기 집적 회로(45)가 정상 모드로 동작할 경우와 제 2 블록(42)을 테스트하는 모드로 동작할 경우는 상기 도 3에서와 동일하고 상기 집적 회로(45)가 제 1 및 제 3 블록(41,43)을 테스트하는 모드로 동작하는 경우를 설명하면 다음과 같다.
상기 제 1 블록(41)에서 출력된 m개의 신호는 상기 제 2 블록(42)에 입력되지 않고 상기 다중 입력 시그너쳐 레지스터(MISR, 44)에 입력되고 상기 다중 입력 시그너쳐 레지스터(MISR, 44)에서 출력된 신호는 상기 테스트핀(Ptest)들 및 상기 제 3 블록(43)으로 전송된다.
다시 말해서 상기 다중 입력 시그너쳐 레지스터(MISR, 44)에서 출력된 신호는 굵은 실선으로 표시한 제 1 화살표(①)를 따라 n개의 신호를 입력으로하는 제 3 블록(43)에 입력되고 또한 굵은 실선으로 표시한 제 2 화살표(②)를 따라 상기 테스트핀(Ptest)들로 출력된다.
이때 상기 테스트핀(Ptest)들의 수는 상기 다중 입력 시그너쳐 레지스터(MISR, 44)에서 출력되는 신호의 일부 또는 전부가 전송될 수 있도록 조정할 수 있고, 최소한 하나의 신호가 출력되도록한다.
상기 제 1 블록(41)에서 출력되는 신호는 상기 테스트핀(Ptest)을 통해 직접 관찰(observation)될 수 있고 상기 제 3 블록(43)으로 입력 및 출력되는 신호를 알 수 있으므로 상기 제 1 블록(41) 및 제 3 블록(43)의 테스트 결과를 각각 알 수 있다
이때 상기 제 3 블록(43)의 입력단에는 상기 제 2 블록(42) 및 상기 다중 입력 시그너쳐 레지스터(MISR,44) 중 어느 하나에서 출력된 신호들을 선택하기 위한 선택 수단(도시하지 않음)을 구비하는데, 상기 선택 수단은 상기 제 1 블록(41) 및 제 3 블록(43)을 테스트 하기 위한 테스트 모드 신호(test mode signal)에 의해 제어되는 멀티플렉서(multiplexer)로 형성한다.
따라서 상기와 같은 구조에서는 제 2 블록(42) 주변의 제 1 및 제 3 블록(41,43)을 테스트할 때, 다중 입력 시그너쳐 레지스터(MISR, 44)를 이용하여 상기 제 2 블록(42)을 우회하고 상기 다중 입력 시그너쳐 레지스터(MISR, 44)에서 출력되는 신호를 집적 회로(45) 외부에 형성된 테스트핀(Ptest)으로 출력함으로써 상기 제 1 블록(41) 및 제 3 블록(43)이 각각 테스트될 수 있고 종래의 구조, 즉 상기 제 1 블록(41)에서 출력되는 신호의 수(m)와 상기 제 3 블록(43)에 입력되는 신호의 수(n)를 합한 m+n개의 테스트핀(Ptest)이 필요한 구조에 비해 테스트핀(Ptest)의 수가 최대 m+n-1개까지 줄어드는 장점이 있다.
도 5는 본 발명의 제 3 실시예에 의한 테스트 어빌리티를 증가시킨 집적회로의 블럭도이다.
상기 도5를 참조하면, 집적 회로(57)는 제 1 내지 제 3 블록(51,32,33)들, 다중 입력 시그너쳐 레지스터(MISR, 54), 기준 시그너쳐(Reference Signature) 출력부(55), 및 비교부(56)를 구비한다.
상기 제 2 블록(52)에는 메모리 또는 랜덤 로직 회로가 형성될 수 있고 상기 제 1 및 제 3 블록(51,53)에는 메모리 또는 랜덤 로직 회로를 제외한 주변 회로가 형성될 수 있다.
상기 다중 입력 시그너쳐 레지스터(MISR, 54)는 상기 제 1 블록(51)과 제 3 블록(53) 사이에서 상기 제 2 블록(52)을 우회(bypass)하고 상기 제 1 블록(51)에서 출력되는 신호를 압축(compression)한 시그너쳐(signature)를 발생한다.
상기 기준 시그너쳐 출력부(55)는 상기 제 1 블록(51)으로 임의의 테스트 신호가 입력될 때 상기 제 1 블록(51)에서 출력되는 여러 신호들이 압축된 기준 시그너쳐(Reference Signature)를 출력하고, 그 출력되는 신호의 수는 상기 다중 입력 시그너쳐 레지스터(MISR,54)에서 출력되는 신호의 수와 동일하다.
상기 비교부(56)는 상기 다중 입력 시그너쳐 레지스터(MISR, 54)와 상기 기준 시그너쳐 출력부(55)에서 각각 출력된 신호들을 입력으로하여 그 값이 동일한지 여부를 비교하여 하나의 테스트핀(Ptest)으로 논리 로우 또는 논리 하이를 출력한다.
따라서 상기 테스트핀(Ptest)의 논리 상태에 따라 상기 제 1 블록(51)의 폴트(fault) 여부를 알 수 있다.
그리고 상기 제 3 블록(53)의 테스트는 본 발명의 제 1 및 제 2 실시예에서와 동일한 방법으로 진행될 수 있다.
도 6은 상기 도 5에 도시한 비교부(56)의 회로도이다.
상기 도 6을 참조하면, 상기 비교부(56)는 m개의 배타적 논리합(Exclusive OR) 게이트 회로(EXOR(1)내지 EXOR(m))들과 1개의 논리합 게이트 회로(OR)로 구성된다.
상기 배타적 논리합 게이트 회로(EXOR(1)내지 EXOR(m))들은 상기 다중 입력 시그너쳐 레지스터(54)와 상기 기준 시그너쳐 출력부(55)로부터 출력된 신호들을 입력으로하여 상기 입력된 신호들이 서로 다를 때 논리 하이를 출력한다.
상기 논리합 게이트 회로(OR)는 상기 배타적 논리합 게이트 회로(EXOR(1)내지 EXOR(m))들에서 출력된 신호를 입력으로하여 입력된 신호들 모두 논리 로우일 때 테스트핀(Ptest)으로 논리 로우를 출력한다.
따라서 상기 테스트핀(Ptest)으로 출력된 논리 상태를 관찰함으로써 상기 다중 입력 시그너쳐 레지스터(54)와 상기 기준 시그너쳐 출력부(55)로부터 출력된 신호가 동일한지 여부를 알 수 있는데 이에따라 제 1 블록(도 5의 51)의 상태를 알 수 있다.
다시 말해서 상기 테스트핀(Ptest)에 논리 하이가 출력되면, 상기 다중 입력 시그너쳐 레지스터(54)와 상기 기준 시그너쳐 출력부(55)로부터 출력된 신호가 다르고 제 1 블록(도 5의 51)이 패일(Fail)임을 알 수 있다.
상기 배타적 논리합 게이트 회로(EXOR(1)내지 EXOR(m))들은 배타적 노아(Exclusive NOR) 게이트 회로들로 대치될 수 있다.
도 7은 본 발명의 제 4 실시예에 의한 테스트 어빌리티를 증가시킨 집적회로의 블럭도이다.
상기 도 7을 참조하면, 집적 회로(77)는 직렬로 연결된 제 1 내지 제 3 블록(71,72,73)들, 다중 입력 시그너쳐 레지스터(MISR, 74), 및 제 1 및 제 2 선택 수단(75,76)을 포함한다.
이때 상기 제 1 블록(71)과 상기 제 3 블록(71,73) 사이에는 상호간에 상기 제 2 블록(72)을 통하지 않는 신호들이 입출력된다.
상기 제 2 블록(72)에는 마스크 롬(Mask ROM)등의 메모리, 랜덤 로직 회로, 또는 중앙 처리 장치(CPU)가 형성될 수 있고, 상기 제 1 및 제 3 블록(71,73)에는 상기 메모리, 랜덤 로직 회로, 또는 중앙 처리 장치(CPU)를 제외한 로직 회로들이 형성될 수 있다.
예컨대, 상기 제 2 블록(72)에 마스크 롬이 형성된다면 상기 제 1 블록(71)에는 상기 마스크 롬을 제어하기 위한 어드레스 및 콘트롤 신호를 발생하는 로직 회로가 형성되고 상기 제 3 블록(73)에는 상기 제 2 블록(72)의 마스크 롬으로부터 출력된 데이터를 입력하는 로직 회로가 형성될 수 있다.
상기 제 1 선택 수단(75)은 상기 제 1 블록(71)에서 출력된 신호들과 상기 제 2 블록(72)에서 출력된 신호들을 입력으로하여 상기 제 1 블록(71) 및 상기 제 2 블록(72)에서 출력된 신호들 중 어느 하나의 신호들을 출력하는 것으로서, 제 1 제어 신호(C1)에 응답하는 멀티플렉서로 형성된다.
상기 다중 입력 시그너쳐 레지스터(74)는 상기 제 1 선택 수단(75)에서 출력된 신호들을 테스트핀(Ptest)을 통해 집적 회로(77) 외부로 출력한다.
상기 제 2 선택 수단(76)는 상기 제 2 블록(72)에서 출력된 신호들 및 상기 다중 입력 시그너쳐 레지스터(74)에서 출력된 신호들을 입력으로하여 상기 제 2 블록(72) 및 상기 다중 입력 시그너쳐 레지스터(74)에서 출력된 신호들 중 어느 하나의 신호들을 출력하는 것으로서, 제 2 제어 신호(C2)에 응답하는 멀티 플렉서로 형성된다.
먼저 상기 집적 회로(77)가 상기 제 2 블록(72)을 테스트하는 모드로 동작하는 경우를 설명하면 다음과 같다.
특정 테스트 패턴을 입력핀(Pin)을 통해 상기 제 1 블록(71)으로 입력된 상태에서 상기 제 1 선택 수단(75)이 상기 제 2 블록(72)에서 출력된 신호들을 출력하도록하는 제 1 제어 신호(C1)가 입력되면, 상기 다중 입력 시그너쳐 레지스터(74)는 상기 제 2 블록(72)에서 출력된 신호들을 압축(compression)한 시그너쳐(signature)를 발생한다. 상기 시그너쳐는 테스트핀(Ptest)을 통해 상기 집적 회로(77) 외부로 출력된다.
따라서 굵은 실선으로 표시한 제 1 화살표(①)를 따라 상기 테스트핀(Ptest)으로 출력된 시그너쳐(signature)는 미리 상기 제 2 블록(72)으로부터 소프트웨어(software)적으로 계산된 기준 시그너쳐(reference signature)와 비교됨으로써 상기 제 2 블록(72)의 폴트(fault) 여부를 알 수 있다.
상기 제 2 블록(72)에 마스크 롬이 형성되어 있고 상기 마스크 롬의 데이터가 변경될 경우, 단순하게 변경된 데이터에 대한 기준 시그너쳐를 새로 계산함으로써 상기 제 2 블록(72)을 테스트할 수 있어 테스트 작업이 간단해지는 장점이 있다.
이때 상기 다중 입력 시그너쳐 레지스터(74)의 크기는 오류를 검출하지 못할 가능성(Aliasing 확률)을 고려하여 결정되어야하고 상기 테스트핀(Ptest)은 하나 이상으로한다.
상기 집적 회로(77)가 상기 제 1 및 제 3 블록(71,73)을 테스트하는 모드로 동작하는 경우를 설명하면 다음과 같다.
특정 테스트 패턴을 입력핀(Pin)을 통해 상기 제 1 블록(71)으로 입력된 상태에서 상기 제 1 멀티플렉서(75)가 상기 제 1 블록(71)에서 출력된 신호들을 출력하도록하는 제 1 제어 신호(C1)와 상기 제 2 멀티플렉서(76)가 상기 다중 입력 시그너쳐 레지스터(74)에서 출력된 신호들을 출력하도록하는 제 2제어 신호(C2)가 입력되면, 상기 제 1 블록(71)에서 출력된 신호들은 상기 제 1 멀티플렉서(75)를 통해 상기 다중 입력 시그너쳐 레지스터(74)에 입력되고 상기 다중 입력 시그너쳐 레지스터(74)에서 출력된 신호는 상기 제 2 멀티플렉서(76)를 통해 상기 제 3 블록(73)으로 입력된다. 상기 제 3 블록(73)에서 출력된 신호(OUT)들은 출력핀(Pout)으로 출력된다.
따라서 굵은 실선으로 표시한 제 2 화살표(②)를 따라 상기 출력핀(0ut)으로 출력된 출력신호(Pout)를 분석함으로써 상기 제 1 및 제 3 블록(71,73)의 폴트 여부를 알 수 있다.
그런데 이때 상기 제 1 및 제 3 블록(71,73)이 동시에 테스트됨으로써 각 블록의 폴트 커버리지(fault coverage)가 부족할 수 있다. 따라서 상기 다중 입력 시그너쳐 레지스터(74)를 상기 제 1 블록(71)에 대한 시그너쳐 분석기로 이용함으로써 상기 제 1 블록(71)을 독립적으로 테스트할 수 있고, 또한 상기 다중 입력 시그너쳐 레지스터(74)를 테스트 패턴 발생기로 이용함으로써 상기 제 3 블록(73)을 독립적으로 테스트할 수 있다.
후자의 경우에는 테스트 모드의 설정 및 다중 입력 시그너쳐 레지스터(74)의 변경이 필요하고 이는 실시예 1 내지 3에서도 구현할 수 있고, 전자의 경우에는 실시예 2에서 구현 가능하다.
따라서 상기와 같은 구조에서는 다중 입력 시그너쳐 레지스터(MISR, 44)를 이용하여 상기 제 2 블록(72)뿐만 아니라 상기 제 2 블록(72) 주변의 제 1 및 제 3 블록(71,73)을 테스트할 수 있다는 잇점이 있다.
본 발명은 이에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
이상, 설명된 바와 같이 본 발명에 의한 집적 회로는 다중 입력 시그너쳐 레지스터(MISR;Multiple Input Signature Register)를 이용하여 각 블록들의 테스트어빌리티를 증가시킬 수 있고 집적 회로 외부에 추가되는 테스트핀 수를 줄일 수 있다.
Claims (7)
- 입력들핀과 출력핀들 사이에 직렬로 연결된 제 1 내지 제 3 블록을 구비하는 집적 회로에 있어서,상기 제 1 블록의 출력단과 상기 제 3 블록의 입력단 사이에 상기 제 2 블록을 우회(bypass)하는 다중 입력 시그너쳐 레지스터(MISR;Multiple Input Signature Register)를 구비하고,상기 집적 회로가 상기 제 1 블록과 제 3 블록을 테스트하는 모드로 동작될 경우 상기 다중 입력 시그너쳐 레지스터(MISR)는 상기 제 1 블록에서 출력된 신호들을 압축한 시그너쳐(signature)를 발생하고 상기 시그너쳐를 상기 제 3 블록으로 입력하는 것을 특징으로하는 테스트 어빌리티를 증가시킨 집적 회로.
- 제 1 항에 있어서, 상기 제 2 블록은 메모리, 랜덤 로직 회로, 또는 중앙 처리 장치(CPU)이고 상기 제 1 및 제 3 블록은 상기 메모리, 랜덤 로직 회로, 또는 중앙 처리 장치(CPU)를 제외한 로직 회로인 것을 특징으로하는 테스트 어빌리티를 증가시킨 집적 회로.
- 제 1 항에 있어서, 상기 다중 입력 시그너쳐 레지스터(MISR)는상기 제 1 블록으로부터 출력되는 신호의 수와 상기 제 3 블록에 입력되는 신호의 수 중 큰 수 이상의 신호를 입력으로하고, 상기 제 3 블록 방향으로 출력되는 신호는 상기 다중 입력 시그너쳐 레지스터(MISR)에서 발생한 신호들 중 상기 제 3 블록에 입력되는 신호의 수만큼 임의로 선택되는 것을 특징으로하는 테스트 어빌리티를 증가시킨 집적 회로.
- 제 1 항에 있어서, 상기 다중 입력 시그너쳐 레지스터(MISR)는상기 제 1 블록에서 출력되는 신호의 수가 상기 제 3 블록에 입력되는 신호의 수보다 작을 경우 상기 제 1 블록에서 출력되는 신호들을 논리적으로 조합하여 상기 제 3 블록에 입력되는 신호의 수 이상의 신호를 만든 후 상기 신호들을 상기 제 3 블록으로 출력하는 것을 특징으로하는 테스트 어빌리티를 증가시킨 집적 회로.
- 입력핀들과 출력핀들 사이에 직렬로 연결된 제 1 내지 제 3 블록을 구비하는 집적 회로에 있어서,상기 제 1 블록의 출력단과 상기 제 3 블록의 입력단 사이에 상기 제 2 블록을 우회(bypass)하고 상기 집적 회로가 상기 제 1 블록과 제 3 블록을 테스트하는 모드로 동작될 경우 상기 제 1 블록에서 출력된 신호들을 압축한 시그너쳐(signature)를 발생하여 상기 제 3 블록으로 출력하는 다중 입력 시그너쳐 레지스터(MISR;Multiple Input Signature Register); 및상기 다중 입력 시그너쳐 레지스터(MISR)에서 출력되는 신호들을 상기 집적 회로 외부로 출력하는 테스트핀들을 구비하는 것을 특징으로하는 테스트 어빌리티를 증가시킨 집적 회로.
- 입력핀들과 출력핀들 사이에 직렬로 연결된 제 1 내지 제 3 블록을 구비하는 집적 회로에 있어서,상기 제 1 블록의 출력단과 상기 제 3 블록의 입력단 사이에 상기 제 2 블록을 우회(bypass)하고 상기 집적 회로가 상기 제 1 블록과 제 3 블록을 테스트하는 모드로 동작될 경우 상기 제 1 블록에서 출력된 신호들을 압축한 시그너쳐(signature)를 발생하여 상기 제 3 블록으로 출력하는 다중 입력 시그너쳐 레지스터(MISR;Multiple Input Signature Register);상기 제 1 블록으로 임의의 테스트 신호가 입력될 때 상기 제 1 블록에서 출력된 신호들이 압축된 기준 시그너쳐(reference signature)가 저장되어 있고 상기 집적 회로가 상기 제 1 블록과 제 3 블록을 테스트하는 모드로 동작될 경우 상기 기준 시그너쳐를 출력하는 기준 시그너쳐 출력부;상기 시그너쳐와 상기 기준 시그너쳐(reference signature)를 입력으로하여 이들을 비교하는 비교부; 및상기 비교부에서의 비교 결과를 상기 집적 회로 외부로 출력하는 테스트핀을 구비하는 것을 특징으로하는 테스트 어빌리티를 증가시킨 집적 회로.
- 입력핀들과 출력핀들 사이에 직렬로 연결된 제 1 내지 제 3 블록을 구비하는 집적 회로에 있어서,그 일 입력단은 상기 제 1 블록의 출력단에 연결되고 그 다른 입력단은 상기 제 2 블록의 출력단에 연결되고 상기 제 1 블록에서 출력된 신호들 및 상기 제 2 블록에서 출력된 신호들 중 어느 하나를 선택하여 출력하는 제 1 선택 수단;상기 제 1 선택 수단의 출력단에 연결되고 상기 제 1 선택 수단에서 출력된 신호들을 압축한 시그너쳐(signature)를 발생하는 다중 입력 시그너쳐 레지스터(MISR;Multiple Input Signature Register);그 일 입력단은 상기 제 2 블록의 출력단에 연결되고 그 다른 입력단은 상기 다중 입력 시그너쳐 레지스터의 출력단에 연결되고 상기 제 1 블록에서 출력된 신호들 및 상기 다중 입력 시그너쳐 레지스터에서 출력된 신호들 중 어느 하나를 선택하여 상기 제 3 블록으로 출력하는 제 2 선택 수단; 및상기 다중 입력 시그너쳐 레지스터에서 출력된 신호들을 상기 집적 회로 외부로 출력하는 하나 이상의 테스트핀을 구비하고,상기 집적 회로가 상기 제 1 블록과 제 3 블록을 테스트하는 모드로 동작될 경우 상기 다중 입력 시그너쳐 레지스터는 상기 제 1 선택 수단을 통해 상기 제 1 블록에서 출력된 신호들을 입력으로하여 압축하여 시그너쳐를 출력하고 이때 상기 제 3 블록은 상기 제 2 선택 수단을 통해 상기 다중 입력 시그너쳐 레지스터에서 출력된 시그너쳐를 입력으로하며, 상기 집적 회로가 상기 제 2 블록을 테스트하는 모드로 동작될 경우 상기 다중 입력 시그너쳐 레지스터는 상기 제 1 선택 수단을 통해 상기 제 2 블록에서 출력된 신호들을 입력으로하여 압축된 시그너쳐를 상기 테스트핀으로 출력하는 것을 특징으로하는 테스트 어빌리티를 증가시킨 집적 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970077799A KR19990057727A (ko) | 1997-12-30 | 1997-12-30 | 테스트 어빌리티를 증가시킨 집적 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970077799A KR19990057727A (ko) | 1997-12-30 | 1997-12-30 | 테스트 어빌리티를 증가시킨 집적 회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990057727A true KR19990057727A (ko) | 1999-07-15 |
Family
ID=66172789
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970077799A KR19990057727A (ko) | 1997-12-30 | 1997-12-30 | 테스트 어빌리티를 증가시킨 집적 회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19990057727A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100564894B1 (ko) * | 2000-09-25 | 2006-03-30 | 가부시끼가이샤 도시바 | 반도체 집적회로 및 테스트 용이화 회로의 자동삽입방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH01110274A (ja) * | 1987-10-23 | 1989-04-26 | Sony Corp | 試験回路 |
| US4897837A (en) * | 1987-04-14 | 1990-01-30 | Mitsubishi Denki Kabushiki Kaisha | Test circuit having selective by pass arrangement for test data |
| JPH03229176A (ja) * | 1990-02-05 | 1991-10-11 | Matsushita Electron Corp | 半導体集積装置 |
| JPH06118140A (ja) * | 1991-11-29 | 1994-04-28 | N T T Electron Technol Kk | テスト容易化方式 |
-
1997
- 1997-12-30 KR KR1019970077799A patent/KR19990057727A/ko not_active Application Discontinuation
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