JPH06118140A - テスト容易化方式 - Google Patents
テスト容易化方式Info
- Publication number
- JPH06118140A JPH06118140A JP3342263A JP34226391A JPH06118140A JP H06118140 A JPH06118140 A JP H06118140A JP 3342263 A JP3342263 A JP 3342263A JP 34226391 A JP34226391 A JP 34226391A JP H06118140 A JPH06118140 A JP H06118140A
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- JP
- Japan
- Prior art keywords
- block
- blocks
- verification
- integrated circuit
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- Prior art date
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- Pending
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 本発明の目的は、設計検証、製造検証の品質
を維持しつつ設計検証、製造検証用の回路量、テストパ
タン量及び、それらの作成工数を削減することを特徴と
するテスト容易化方式を提供することである。 【構成】 本発明は半導体集積回路を特定の機能を有す
るハードウェアのブロックに分割して構成し、その全ブ
ロックに対して該ブロックを単独にバイパスする機能を
付加し、試験対象ブロック以外のブロックをバイパスす
ることにより、各ブロックの単独機能試験を容易にする
テスト容易化方式としての構成を有するものである。
を維持しつつ設計検証、製造検証用の回路量、テストパ
タン量及び、それらの作成工数を削減することを特徴と
するテスト容易化方式を提供することである。 【構成】 本発明は半導体集積回路を特定の機能を有す
るハードウェアのブロックに分割して構成し、その全ブ
ロックに対して該ブロックを単独にバイパスする機能を
付加し、試験対象ブロック以外のブロックをバイパスす
ることにより、各ブロックの単独機能試験を容易にする
テスト容易化方式としての構成を有するものである。
Description
【０００１】
【産業上の利用分野】本発明は、大規模集積回路の設計
検証、及び製造検証におけるテスト容易化方式に関する
ものである。
検証、及び製造検証におけるテスト容易化方式に関する
ものである。
【０００２】
【従来の技術】従来、大規模集積回路の設計検証を容易
に行うために用いられていた方法は、集積回路が実現す
るべき機能の検証を容易にする回路を付加して検証を行
うものである。一方、製造検証を容易に行うために用い
られていた方法は、集積回路の構造の検証を容易にする
回路を付加して検証を行うものである。しかし、この方
法では設計検証用の回路，テストパタンは、製造検証用
の回路，テストパタンと全く独立に作成する必要があ
り、素子数の増加、テストパタンの長大化を招くという
問題があった。更に、集積規模の増加，搭載機能の複雑
化が進めば上記の傾向は顕著になるという問題があっ
た。
に行うために用いられていた方法は、集積回路が実現す
るべき機能の検証を容易にする回路を付加して検証を行
うものである。一方、製造検証を容易に行うために用い
られていた方法は、集積回路の構造の検証を容易にする
回路を付加して検証を行うものである。しかし、この方
法では設計検証用の回路，テストパタンは、製造検証用
の回路，テストパタンと全く独立に作成する必要があ
り、素子数の増加、テストパタンの長大化を招くという
問題があった。更に、集積規模の増加，搭載機能の複雑
化が進めば上記の傾向は顕著になるという問題があっ
た。
【０００３】従来方式による機能単位に分割したブロッ
クの構成図を図３に示す。図３においてブロックＡ，
Ｂ，Ｃは機能単位に分割されたブロックである。ここで
ブロックＡはデータ入力が可能であり、ブロックＣでは
データ出力が観測可能である。しかし、ブロックＡ，Ｂ
のデータ観測、及びブロックＢ，Ｃのデータ入力は困難
である。
クの構成図を図３に示す。図３においてブロックＡ，
Ｂ，Ｃは機能単位に分割されたブロックである。ここで
ブロックＡはデータ入力が可能であり、ブロックＣでは
データ出力が観測可能である。しかし、ブロックＡ，Ｂ
のデータ観測、及びブロックＢ，Ｃのデータ入力は困難
である。
【０００４】
【発明が解決しようとする課題】本発明の目的は、設計
検証，製造検証の品質を維持しつつ設計検証，製造検証
用の回路量、テストパタン量及び、それらの作成工数を
削減することを特徴とするテスト容易化方式を提供する
ことである。
検証，製造検証の品質を維持しつつ設計検証，製造検証
用の回路量、テストパタン量及び、それらの作成工数を
削減することを特徴とするテスト容易化方式を提供する
ことである。
【０００５】このような目的を達成するために、本発明
では集積回路全体を特定の機能を有するブロックに分割
し、各ブロック単位での検証を容易に行える構成とする
ことにより、設計検証用回路と製造検証用回路，及びそ
れらのテストパタンを共用している。
では集積回路全体を特定の機能を有するブロックに分割
し、各ブロック単位での検証を容易に行える構成とする
ことにより、設計検証用回路と製造検証用回路，及びそ
れらのテストパタンを共用している。
【０００６】本発明の構成は下記に示す通りである。即
ち、本発明は、半導体集積回路を特定の機能を有するハ
ードウェアのブロックに分割して構成し、その全ブロッ
クに対して該ブロックを単独にバイパスする機能を付加
し、試験対象ブロック以外のブロックをバイパスするこ
とにより、各ブロックの単独機能試験を容易にするテス
ト容易化方式としての構成を有するものである。
ち、本発明は、半導体集積回路を特定の機能を有するハ
ードウェアのブロックに分割して構成し、その全ブロッ
クに対して該ブロックを単独にバイパスする機能を付加
し、試験対象ブロック以外のブロックをバイパスするこ
とにより、各ブロックの単独機能試験を容易にするテス
ト容易化方式としての構成を有するものである。
【０００７】
【実施例】本発明の実施例としてのバイパス機能を付加
した機能ブロックの構成図を図１に示す。本発明は図３
の回路に対して図１に示すように各ブロックの終端にマ
ルチプレクサを挿入することによりブロックＡ，Ｂ，Ｃ
すべてのブロックのデータ入力、及びすべてのブロック
のデータ観測を行えるようにする機構を有する。
した機能ブロックの構成図を図１に示す。本発明は図３
の回路に対して図１に示すように各ブロックの終端にマ
ルチプレクサを挿入することによりブロックＡ，Ｂ，Ｃ
すべてのブロックのデータ入力、及びすべてのブロック
のデータ観測を行えるようにする機構を有する。
【０００８】例えば、ブロック２に対してデータ入力、
データ観測を行う場合はマルチプレクサａ，ｃをバイパ
ス側に設定する。
データ観測を行う場合はマルチプレクサａ，ｃをバイパ
ス側に設定する。
【０００９】
【適用例】以下、本発明をＮＮＩマッピング処理用集積
回路に適用した例について詳細に説明する。
回路に適用した例について詳細に説明する。
【００１０】図２は本発明の実施例を適用したＮＮＩマ
ッピング処理用集積回路のブロック構成図である。図２
のブロックは全て特定の機能を有するように分割を行っ
ている。図２の集積回路における製造検証を行うにあた
っては、該集積回路が本来機能として有するデータの入
出力機構を利用し、全てのブロックに読み書きが自由に
行えるようにする必要がある。図２のＮＮＩマッピング
処理用集積回路が本来機能として有するデータの入出力
機構は図における〜の８機構である。は受信デー
タの入力部，は本集積回路をＳＴＭ−１モードで使用
した場合にデータを１／３に分離するための入出力バ
ス，は受信側ＡＵ−Ｄ／Ｉ／Ｍ／Ｌバス，は受信側
ＴＵ−Ｄ／Ｉ／Ｍ／Ｌバス，は送信側ＴＵ−Ｄ／Ｉ／
Ｍ／Ｌバス，は送信側ＡＵ−Ｄ／Ｉ／Ｍ／Ｌバス，
は本集積回路をＳＴＭ−１モードで使用した場合にデー
タを３多重するための入出力バス，は送信データ出力
部である。これらの入出力機構を利用して、全ブロック
の読み書きを可能にするためにフレーム同期部，デスク
ランブル部，ワンダ吸収部，ＡＵポインタ付け替え部，
ＰＯＨ，ＡＵポインタ挿入部，ＳＯＨ挿入部，スクラン
ブル部にブロックバイパス機能を搭載した。
ッピング処理用集積回路のブロック構成図である。図２
のブロックは全て特定の機能を有するように分割を行っ
ている。図２の集積回路における製造検証を行うにあた
っては、該集積回路が本来機能として有するデータの入
出力機構を利用し、全てのブロックに読み書きが自由に
行えるようにする必要がある。図２のＮＮＩマッピング
処理用集積回路が本来機能として有するデータの入出力
機構は図における〜の８機構である。は受信デー
タの入力部，は本集積回路をＳＴＭ−１モードで使用
した場合にデータを１／３に分離するための入出力バ
ス，は受信側ＡＵ−Ｄ／Ｉ／Ｍ／Ｌバス，は受信側
ＴＵ−Ｄ／Ｉ／Ｍ／Ｌバス，は送信側ＴＵ−Ｄ／Ｉ／
Ｍ／Ｌバス，は送信側ＡＵ−Ｄ／Ｉ／Ｍ／Ｌバス，
は本集積回路をＳＴＭ−１モードで使用した場合にデー
タを３多重するための入出力バス，は送信データ出力
部である。これらの入出力機構を利用して、全ブロック
の読み書きを可能にするためにフレーム同期部，デスク
ランブル部，ワンダ吸収部，ＡＵポインタ付け替え部，
ＰＯＨ，ＡＵポインタ挿入部，ＳＯＨ挿入部，スクラン
ブル部にブロックバイパス機能を搭載した。
【００１１】
【発明の効果】このテスト容易化方式により全ブロック
へのデータの読み書きが自由に行えるようになり、集積
回路の設計検証，製造検証用ハードウェアの削減，設計
検証，製造検証用テストパタンの短縮，テストパタン作
成工数の短縮の効果が得られる。
へのデータの読み書きが自由に行えるようになり、集積
回路の設計検証，製造検証用ハードウェアの削減，設計
検証，製造検証用テストパタンの短縮，テストパタン作
成工数の短縮の効果が得られる。
【図１】本発明の実施例としてのバイパス機能を付加し
た機能ブロックの構成図
た機能ブロックの構成図
【図２】本発明の実施例を適用したＮＮＩマッピング処
理用集積回路のブロック構成図
理用集積回路のブロック構成図
【図３】従来方式による機能単位に分割したブロックの
構成図
構成図
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ｔ 8427−4Ｍ
Claims (1)
- 【請求項１】 半導体集積回路を特定の機能を有するハ
ードウェアのブロックに分割して構成し、その全ブロッ
クに対して該ブロックを単独にバイパスする機能を付加
し、試験対象ブロック以外のブロックをバイパスするこ
とにより、各ブロックの単独機能試験を容易にするテス
ト容易化方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3342263A JPH06118140A (ja) | 1991-11-29 | 1991-11-29 | テスト容易化方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3342263A JPH06118140A (ja) | 1991-11-29 | 1991-11-29 | テスト容易化方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06118140A true JPH06118140A (ja) | 1994-04-28 |
Family
ID=18352363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3342263A Pending JPH06118140A (ja) | 1991-11-29 | 1991-11-29 | テスト容易化方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06118140A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990047438A (ko) * | 1997-12-04 | 1999-07-05 | 윤종용 | 핀 공유를 이용한 바이패스 회로를 구비하는 반도체 장치 |
| KR19990057727A (ko) * | 1997-12-30 | 1999-07-15 | 윤종용 | 테스트 어빌리티를 증가시킨 집적 회로 |
| KR100450661B1 (ko) * | 1997-10-22 | 2004-12-17 | 삼성전자주식회사 | 집적회로 |
| US7051254B2 (en) | 2001-06-12 | 2006-05-23 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device and method for designing a semiconductor integrated circuit device |
| JP2006147024A (ja) * | 2004-11-18 | 2006-06-08 | Takashi Oshikiri | 半導体メモリおよび半導体メモリのテスト方法 |
| US7251046B2 (en) | 2002-01-22 | 2007-07-31 | Canon Kabushiki Kaisha | Print controller operation verification system |
-
1991
- 1991-11-29 JP JP3342263A patent/JPH06118140A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100450661B1 (ko) * | 1997-10-22 | 2004-12-17 | 삼성전자주식회사 | 집적회로 |
| KR19990047438A (ko) * | 1997-12-04 | 1999-07-05 | 윤종용 | 핀 공유를 이용한 바이패스 회로를 구비하는 반도체 장치 |
| KR19990057727A (ko) * | 1997-12-30 | 1999-07-15 | 윤종용 | 테스트 어빌리티를 증가시킨 집적 회로 |
| US7051254B2 (en) | 2001-06-12 | 2006-05-23 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device and method for designing a semiconductor integrated circuit device |
| US7251046B2 (en) | 2002-01-22 | 2007-07-31 | Canon Kabushiki Kaisha | Print controller operation verification system |
| JP2006147024A (ja) * | 2004-11-18 | 2006-06-08 | Takashi Oshikiri | 半導体メモリおよび半導体メモリのテスト方法 |
| US8090958B2 (en) | 2004-11-18 | 2012-01-03 | Takashi Oshikiri | Semiconductor memory and method of testing semiconductor memory |
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