KR101460665B1 - 메모리 인터페이스를 사용한 ＳｏＣ 디바이스 검증 모델 - Google Patents

메모리 인터페이스를 사용한 ＳｏＣ 디바이스 검증 모델 Download PDF

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Abstract

본 발명에 따른 SoC 내부 IP 검증 모델은 SoC 내부의 메모리 인터페이스를 이용하여 외부 IP 검증 모델에 접근할 수 있도록 하는 버스 MUX를 구비하여 SoC 내부의 IP 를 RTL 시뮬레이션으로 검증이 가능할 수 있다.

Description

메모리 인터페이스를 사용한 ＳｏＣ 디바이스 검증 모델{SoC DEVICE VERIFICATION MODEL USING MEMORY INTERFACE}
본 발명은 적어도 하나 이상의 IP 를 포함하는 SoC 디바이스의 검증(verify) 모델에 관한 것으로, 더욱 상세하게는 SoC가 포함하는 메모리 컨트롤러를 이용하여 SoC 디바이스 내부 IP 와 외부 IP 검증 모델을 연결하여 검증하는 SoC 디바이스 검증 모델에 관한 것이다.
SoC (System On a Chip) 은 하나의 시스템을 하나의 칩으로 구현하는 디바이스이다. 초기의 SoC는 프로세서와 소수의 IP 를 집적하는 수준이었으나 근래에는 미세 공정과 각종 CAE (Computer Aided Engineering) 툴의 발달로 대부분의 SoC 디바이스들은 수십 개의 IP를 포함하게 되었다. 이러한 SoC 디바이스들은 크기가 커지고 많은 IP가 포함되는 반면 신기술이나 트렌드는 더욱 빠르게 변화하고 있어 디바이스 개발 기간을 단축시키는 것이 어느 때보다 더 중요하게 인식되고 있다.
본 발명의 실시예가 이루고자 하는 기술적 과제는,공통의 인터페이스를 사용하여 SoC 디바이스 모델 내부 IP와 외부 IP 검증 모델을 연결하여 검증하는 SoC 디바이스 검증 모델을 제공하는 데 있다.
본 발명에 따른 SoC 디바이스 검증 모델은 적어도 하나 이상의 IP를 포함하고, 메모리 컨트롤러를 포함하는 RTL로 기술한 SoC 디바이스 모델; 상기 SoC 디바이스 모델로부터 명령을 받아 상기 SoC 디바이스 모델 내부의 IP 검증을 수행하는 RTL로 기술한 외부 IP 검증 모델; 및 상기 SoC 디바이스 모델의 메모리 컨트롤러로부터 입력받은 메모리 접근 신호를 이용하여 외부 IP 검증 모델 또는 외부 장치를 선택하게 하는 RTL로 기술한 버스 MUX 모델을 포함할 수 있다.
실시 예로서, 상기 SoC 디바이스 모델은 메모리 컨트롤러를 통하여 상기 외부 IP 검증 모델에 접근한다. 상기 버스 MUX 모델은 상기 SoC 디바이스 모델의 메모리 컨트롤러로부터 메모리 접근 신호를 수신하여 어드레스를 참조하여 외부 IP 검증 모델을 선택하거나 또다른 외부 장치를 선택하여 접근이 가능하도록 한다.
다른 실시 예로서, 상기 외부 IP 검증 모델은 상기 버스 MUX 모델로부터 외부 모델 접근 신호를 수신하거나, 상기 버스 MUX 모델로 외부 모델 접근 신호를 송신하는 공통 모델 인터페이스 변환부를 더 포함한다.
또 다른 실시 예로서, 상기 SoC 디바이스 모델은 인터럽트 컨트롤러를 더 포 함한다. 상기 외부 IP 검증 모델은 외부 IP 검증 모델 내부의 특정 이벤트를 상기 인터럽트 컨트롤러로 전달한다.
실시 예로서, 상기 버스 MUX 모델은 SoC 디바이스 모델과의 메모리 제어 신호의 입출력을 담당하는 메모리 제어신호 입출력부 ; SoC 디바이스 모델과 인터페이스하는 외부 메모리 종류를 판단하는 메모리 모델 선택 신호 입력부 ; 메모리 제어 신호를 받아 외부 모델 인터페이스 신호로 변환시키는 외부 모델 입출력 신호 변환부 및 외부 모델 인터페이스 신호를 받아 주소 값에 따라 다수 개의 외부 IP 검증 모델 중 하나를 선택하는 모델 선택부를 포함한다.
본 발명의 실시예에 따른 SoC 디바이스 검증 모델은 외부 IP 검증 모델의 종류에 상관없이 SoC 디바이스 모델에서 메모리 컨트롤러를 통해서 외부 IP 검증 모델을 제어하거나 상태를 확인할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명한다.
HDL을 이용하여 디바이스를 정의하는 단계는, 작용 레벨(Behavior Level), RTL 레벨 (Register Transfer Level) 및 게이트 레벨(Gate Level) 로 크게 구분할 수 있다. 작용 레벨은 디바이스의 기능상 특징을 중심으로 정의하며, 게이트 레벨은 디바이스의 기능을 실제로 구현할 실제의 게이트를 이용하여 디바이스를 정의한 다. RTL 레벨은 작용 레벨 및 게이트 레벨의 중간 정도의 수준에서 디바이스를 정의한다. 본 명세서에서 HDL로 디바이스를 기술한다고 하면, 다른 특별한 언급이 없다면 RTL 레벨의 단계를 의미한다.
설계하고자 하는 SoC 디바이스 동작을 검증하기 위해서는 아래와 같은 4 단계의 과정을 거쳐야 한다.
1. SoC 디바이스 모델을 RTL로 정의한다.
2. 상기 SoC 디바이스 모델의 내부 IP들의 개별 내부 동작을 논리 시뮬레이션 프로그램 (Logic Simulation Program)을 이용하여 검증한다.
3. 상기 SoC 디바이스 모델의 내부 IP 각각에 대한 외부와의 인터페이스 동작을 외부 IP 검증 모델을 생성한 뒤 논리 시뮬레이션 프로그램 (Logic Simulation Program)을 이용하여 검증한다.
4. 상기 SoC 디바이스 모델의 전체 동작을 논리 시뮬레이션 프로그램(Logic Simulation Program)을 이용하여 검증한다.
도 1은 SoC 디바이스 모델을 나타낸다.
도 1을 참조하면, SoC 디바이스 모델(100)은 적어도 하나 이상의 IP(130)를 포함하고 있다. SoC 디바이스 모델(100)은 메모리 컨트롤러(120)를 통하여 외부 메모리(150)와 데이터를 주고받는다.
도 2는 본 발명의 실시예와 비교할 목적으로 제공되는 비교예에 따른 SoC 디바이스 검증 모델을 보여주는 블럭도이다.
도 2를 참조하면, 비교예에 따른 SoC 디바이스 검증 모델은, RTL로 기술된 SoC 디바이스 모델(210), RTL로 기술된 외부 IP 검증 모델(220) 및 기타 프로그래밍 언어로 작성된 이벤트 처리부(230)를 구비한다.
SoC 디바이스 모델(210) 내부의 IP(213)와 외부 인터페이스의 검증은 외부 IP 검증 모델(220)과 SoC 디바이스 모델(210) 내부 IP(213)를 직접 연결하여 SoC 디바이스 모델(210) 내부의 신호들을 외부 IP 검증 모델(220)에서 직접 입력과 출력으로 모니터링 하여 수행한다.
그러나 SoC 디바이스 모델(210) 내부 IP(213)와 외부 IP 검증 모델(220)을 직접 연결하여 검증할 경우, 외부 IP 검증 모델(220)이 변경된다든지 SoC 디바이스 모델(210) 내부 IP(213)의 구조가 변경될 경우 입력과 출력 인터페이스를 모두 다시 수정해야 한다. 이러한 경우 수정하는 데 시간이 많이 걸릴 뿐만 아니라 여러 가지 요인에 의한 오류가 발생할 수 있다.
또한 각 IP(213)별로 다른 입력과 출력 신호를 가지게 되므로 SoC 디바이스 모델(210)이 달라질 경우에도 모든 연결을 다시 수정해야 하는 어려움이 있다.
도 3은 본 발명의 제1실시예에 따른 SoC 디바이스 검증 모델을 보여주는 블록도이다.
도 3을 참조하면, 본 발명의 실시예에 따른 SoC 디바이스 검증 모델(300)은 SoC 디바이스 모델(310), 버스 선택 모델(330), 그리고 외부 IP 검증 모델(320)을 포함한다.
SoC 디바이스 모델(310)은 적어도 하나 이상의 IP(313) 및 메모리 컨트롤러(312)를 포함한다. 각각의 IP(313)는 메모리 컨트롤러(312)를 통하여 외부 IP 검 증 모델(320)과 통신할 수 있다.
SoC 디바이스 모델(310)은 인터럽트 컨트롤러(314)를 더 구비할 수 있다.
인터럽트 컨트롤러(314)는 외부 IP 검증 모델(320)로부터 발생하는 특정한 이벤트를 수신할 수 있다. 외부 IP 검증 모델(320)은 외부 IP 검증 모델(320)의 내부에서 발생하는 이벤트를 외부 인터럽트로써 SoC 디바이스 모델(310)에 전달할 수 있다.
계속해서 도 3을 참조하면, 버스 선택 모델(330)은 SoC 디바이스 모델(310)으로부터 메모리 제어 신호를 받아 외부 모델 인터페이스 신호로 변환하거나 외부 메모리(340)로 전달한다. 버스 선택 모델(330)은 메모리 제어 신호에 포함되는 어드레스 또는 데이터를 참조하여, 외부 IP 검증 모델(320)과 외부 장치(외부 메모리 ; 340) 중의 하나를 선택할 수 있다. 버스 선택 모델(330)은 외부 IP 검증 모델(320)을 선택하면, 외부 IP 검증 모델(320)로 공통 모델 인터페이스 신호를 전송할 수 있고, 외부 장치(외부 메모리 ; 340)를 선택하면, 외부 장치(외부 메모리 ; 340)로 메모리 제어 신호를 전송할 수 있다.
외부 IP 검증 모델(320)은 공통 모델 인터페이스 신호 변환부(322), 및 IP 검증 수행부(323)를 포함할 수 있다. 공통 모델 인터페이스 신호 변환부(322)는 버스 선택 모델(330)로부터 전달되는 공통 모델 인터페이스 신호를 받아 IP 검증 수행부(323)에 맞는 신호로 변환하여 전달한다. IP 검증 수행부(323)는 SoC 디바이스 모델 내부에 있는 IP(313)의 인터페이스나 동작을 검증할 수 있도록 기술한 모델이다. 예를 들어, RTL로 기술한 모델일 수 있다.
외부 IP 검증 모델(320)은 프로토콜 모니터(321)를 더 구비할 수 있다. 프로토콜 모니터(321)은 IP 검증 모델(323) 과 IP (313) 간의 동작 검사를 수행한다.
도 4는 본 발명의 제2실시예에 따른 SoC 디바이스 검증 모델을 보여주는 블록도이다.
도 4를 참조하면, 본 발명의 제2실시예에 따른 SoC 디바이스 검증 모델(400)은 SoC 디바이스 모델(410), 복수개의 외부 IP 검증 모델들(440_1~440_n), 및 버스 선택 모델(420)을 구비한다.
SoC 디바이스 모델(410)은 다수 개의 IP들(413_1~413_n) 및 메모리 컨트롤러(412)을 포함한다. 각 IP(413_1~413_n)를 검증할 수 있는 외부 IP 검증 모델(440_1~440_n)이 버스 선택 모델(420)을 통하여 SoC 디바이스 모델(410)과 연결된다. 외부 IP 검증 모델(440_1~440_n)에는 서로 다른 방식의 IP 검증방식이 설정될 수도 있다. 외부 IP 검증 모델(440_1~440_n)은 도 3에 도시된 IP 검증 모델(320)일 수 있다.
버스 선택 모델(420)은 SoC 디바이스 모델(410)로부터 메모리 제어 신호를 받으면 어드레스를 참조하여 외부 메모리(430)로 전달할지 아니면 외부 IP 검증 모델(440_1~440_n)로 보낼지 결정한다. 외부 IP 검증 모델(440_1~440_n)로 보낼 경우, 다시 어드레스를 참조하여 해당 외부 IP 검증 모델(440_1~440_n)로 메모리 제어 신호를 공통 모델 인터페이스 신호로 변환하여 전달한다.
외부 IP 검증 모델(440_1~440_n)은 버스 선택 모델(420)로부터 공통 모델 인터페이스 신호를 받아 내부에 있는 IP 모델(미도시)에 맞는 신호로 변환하여 전달 하고, 요청이 있을 경우 다시 내부 상태를 버스 선택 모델(420)로 전달한다.
도 5는 도 3 또는 도 4의 버스 선택 모델의 예를 나타내는 블록도이다.
도 5를 참조하면, 버스 선택 모델(330, 420)은 메모리 제어신호 입출력부(510), 메모리 모델 선택 신호 생성부(520), 모델 입출력 신호 변환부(530) 및 모델 선택부(540)를 포함한다.
메모리 제어신호 입출력부(510)는 메모리 컨트롤러(312, 412)로부터 메모리 제어신호를 수신한다.
메모리 모델 선택 신호 생성부(520)는 외부 메모리 종류에 따라서 메모리 모델 선택 신호를 생성한다.
모델 입출력 신호 변환부(530)는 메모리 모델 선택 신호를 참조로 하여 메모리 제어신호 입출력부(510)로부터 메모리 제어신호를 수신하여 외부 IP 검증 모델(3223, 440_1~440_n)과 호환이 가능한 공통 모델 인터페이스 신호로 변환한다.
모델 선택부(540)는 메모리 제어신호 중 어드레스를 참조하여 외부 IP 검증 모델(3223, 440_1~440_n)을 선택하여 공통 모델 인터페이스 신호를 전달하는 역할을 수행한다.
도 6은 외부 모델 인터페이스 신호의 타이밍도이다. 모델 입출력 신호 변환부(530)에서 다양한 메모리 제어 신호들을 도 6과 같은 신호로 변환하여 전달하게 된다.
도 7은 본 발명의 실시예에 따른 SoC 디바이스 검증 방법을 나타내는 순서도이다.
도 7을 참조하면, 본 발명의 실시예에 따른 SoC 디바이스 검증 방법은, SoC 디바이스 모델의 메모리 컨트롤러의 특정 어드레스에 데이터를 읽거나 쓰는 단계(S710); SoC 디바이스 모델의 메모리 컨트롤러로부터 상기 어드레스 또는 데이터를 포함하는 메모리 제어 신호를 수신하는 단계(S730); 상기 메모리 제어 신호를 공통 모델 인터페이스 신호로 변환하는 단계(S750); 및 상기 공통 모델 인터페이스 신호를 해당 외부 모델로 전송하는 단계(S770)를 구비한다.
상기 공통 모델 인터페이스 신호는 어드레스를 포함할 수 있다. 상기 공통 모델 인터페이스 신호를 해당 외부 모델로 전송하는 단계는, 상기 어드레스에 따라 상기 공통 모델 인터페이스 신호를 해당 외부 모델로 전송할 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술적 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 SoC 디바이스 모델을 나타낸다.
도 2는 본 발명의 실시예와 비교할 목적으로 제공되는 비교예에 따른 SoC 디바이스 검증 모델을 보여주는 블럭도이다.
도 3은 본 발명의 제1실시예에 따른 SoC 디바이스 검증 모델을 보여주는 블럭도이다.
도 4는 본 발명의 제2실시예에 따른 SoC 디바이스 검증 모델을 보여주는 블록도이다.
도 5는 도 3 또는 도 4의 버스 선택 모델의 예를 나타내는 블록도이다.
도 6은 본 발명의 실시예에 따른 공통 모델 인터페이스 변환부의 타이밍도이다.
도 7은 본 발명의 실시예에 따른 SoC 디바이스 검증 방법을 나타내는 순서도이다.

Claims (13)

  1. 하나 이상의 IP와 메모리 컨트롤러를 포함하는 SoC 디바이스 모델;
    상기 SoC 디바이스모델로부터 명령을 받아 상기 SoC 디바이스 모델에 포함되는 IP의 검증을 수행하는 외부 IP 검증 모델; 및
    상기 SoC 디바이스 모델의 메모리 컨트롤러로부터 입력받은 메모리 제어 신호에 응답하여, 상기 외부 IP 검증 모델과 외부 장치 중의 하나를 선택하는 버스 선택 모델을 구비하고,
    상기 외부 IP 검증 모델은,
    상기 SoC 디바이스 모델에 포함되는 상기 IP를 검증하는 IP 검증 수행부; 및
    상기 버스 선택 모델로부터 공통 모델 인터페이스 신호를 수신하여 상기 IP 검증 수행부와 호환되는 신호로 변환하는 공통 모델 인터페이스 신호 변환부를 포함하고,
    상기 IP 검증 수행부는, 상기 공통 모델 인터페이스 신호 변환부가 생성하는 신호에 응답하여, 상기 IP를 검증하고,
    상기 버스 선택 모델은,
    상기 외부 IP 검증 모델을 선택하면, 상기 외부 IP 검증 모델로 공통 모델 인터페이스 신호를 전송하고,
    상기 외부 장치를 선택하면, 상기 외부 장치로 상기 메모리 제어 신호를 전송하는 것을 특징으로 하는 SoC 디바이스 검증 모델.
  2. 제1항에 있어서, 상기 외부 장치는,
    외부 메모리 인 것을 특징으로 하는 SoC 디바이스 검증 모델.
  3. 제1항에 있어서, 상기 외부 IP 검증 모델은,
    상기 외부 IP 검증 모델의 내부에서 발생하는 이벤트를 외부 인터럽트로써 상기 SoC 디바이스 모델에 전달하는 것을 특징으로 하는 SoC 디바이스 검증 모델.
  4. 제3항에 있어서, 상기 SoC 디바이스 모델은,
    상기 외부 IP 검증 모델이 전달하는 외부 인터럽트를 수신하는 인터럽트 컨트롤러를 더 구비하는 것을 특징으로 하는 SoC 디바이스 검증 모델.
  5. 제1항에 있어서,
    상기 버스 선택 모델은,
    상기 메모리 제어 신호에 포함되는 어드레스 또는 데이터를 참조하여, 상기 외부 IP 검증 모델과 외부 장치 중의 하나를 선택하는 것을 특징으로 하는 SoC 디바이스 검증 모델.
  6. 제1항에 있어서, 상기 버스 선택 모델은,
    상기 메모리 제어 신호를 수신하는 메모리 제어신호 입출력부;
    상기 메모리 제어 신호가 지시하는 메모리의 종류를 판별하여, 메모리 모델 선택 신호를 생성하는 메모리 모델 선택 신호 생성부;
    상기 메모리 제어신호 입출력부로부터 수신된 상기 메모리 제어신호와 상기 메모리 모델 선택 신호 생성부로부터 수신된 상기 메모리 모델 선택 신호에 기초하여, 상기 메모리 제어신호를 공통 모델 인터페이스 신호로 변환하는 모델 입출력 신호 변환부; 및
    상기 모델 입출력 신호 변환부로부터 상기 공통 모델 인터페이스 신호를 수신하여, 그에 대응되는 외부 모델로 전송하는 모델 선택부를 구비하는 것을 특징으로 하는 SoC 디바이스 검증 모델.
  7. 제6항에 있어서, 상기 공통 모델 인터페이스 신호는,
    어드레스 신호를 포함하고,
    상기 모델 선택부는,
    상기 어드레스 신호에 기초하여, 상기 외부 모델을 선택하는 것을 특징으로 하는 SoC 디바이스 검증 모델.
  8. 복수개의 IP들과 메모리 컨트롤러를 포함하는 SoC 디바이스 모델;
    상기 SoC 디바이스 모델로부터 명령을 받아, 상기 SoC 디바이스 모델에 포함되는 복수개의 IP들을 각각 검증하는 복수개의 외부 IP 검증 모델들; 및
    상기 SoC 디바이스 모델의 메모리 컨트롤러로부터 입력받은 메모리 제어 신호에 응답하여, 상기 외부 IP 검증 모델에 포함되는 복수개의 외부 IP 모델들 중에서 하나를 선택하는 버스 선택 모델을 구비하는 SoC 디바이스 검증 시스템에 있어서,
    상기 외부 IP 검증 모델은,
    상기 SoC 디바이스 모델에 포함되는 상기 IP를 검증하는 IP 검증 수행부; 및
    상기 버스 선택 모델로부터 공통 모델 인터페이스 신호를 수신하여 상기 IP 검증 수행부와 호환되는 신호로 변환하는 공통 모델 인터페이스 신호 변환부를 포함하고,
    상기 IP 검증 수행부는, 상기 공통 모델 인터페이스 신호 변환부가 생성하는 신호에 응답하여, 상기 IP를 검증하고,
    상기 버스 선택 모델은,
    상기 외부 IP 검증 모델을 선택하면, 상기 외부 IP 검증 모델로 상기 공통 모델 인터페이스 신호를 전송하는 것을 특징으로 하는 SoC 디바이스 검증 시스템.
  9. 제8항에 있어서, 상기 버스 선택 모델은,
    상기 복수개의 외부 IP 검증 모델들과 외부 메모리 중에서 하나를 선택하는 것을 특징으로 하는 SoC 디바이스 검증 시스템.
  10. 제8항에 있어서, 상기 버스 선택 모델은,
    상기 메모리 제어 신호에 포함되는 어드레스 또는 데이터를 참조하여, 상기 복수개의 외부 IP 검증 모델들 중에 하나를 선택하는 것을 특징으로 하는 SoC 디바이스 검증 시스템.
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