KR102651975B1 - 상호작용형 dram 신호 분석기 및 이를 이용한 dram 신호 분석 및 보정 방법 - Google Patents

상호작용형 dram 신호 분석기 및 이를 이용한 dram 신호 분석 및 보정 방법 Download PDF

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Abstract

본 발명에 의하면, 상호작용형 DRAM 신호 분석기에 있어서, 적어도 하나의 프로세서를 포함하는 SoC(System On Chip)으로부터 전달된 명령어 신호 및 데이터를 메모리 서브시스템을 통해 수신하도록 구성된 신호 입출력부, 메모리 서브시스템으로부터 수신된 명령어 신호 및 데이터의 분석에 기초하여 보정 명령어를 생성하도록 구성된 신호 분석 처리부, 및 신호 분석 처리부로부터 수신한 명령어 신호 및 데이터에 기초하여 DRAM과 같이 동작하고 명령어 신호 및 데이터를 출력하도록 구성된 DRAM 모델을 포함하는 상호작용형 DRAM 신호 분석기를 제공할 수 있다.

Description

상호작용형 DRAM 신호 분석기 및 이를 이용한 DRAM 신호 분석 및 보정 방법{INTERACTIVE DRAM SIGNAL ANALYZER AND METHOD FOR ANALYZING AND CALIBRATING DRAM SIGNAL USING THE SAME}
본 발명은 DRAM(Dynamic Random Access Memory) 신호를 분석하고 보정할 수 있는 상호작용형 DRAM 신호 분석기 및 이를 이용하여 DRAM 신호를 분석하고 보정하는 방법에 관한 것이다. 보다 구체적으로, 본 발명은 SoC(System On Chip)와 같은 송신단과 상호작용을 통해 DRAM 메모리와 관련된 명령어 신호나 데이터를 최단 거리에서 접근 및 분석할 수 있는 DRAM 신호 분석기 및 이를 이용한 DRAM 신호 분석 및 보정 방법에 관한 것이다.
종래의 신호 측정 장비인 오실로스코프의 경우 SoC(System On Chip)와 같은 송신단과 수신단 간의 신호 및 데이터 처리의 디버깅을 위해 인쇄회로기판(PCB)에 위치하는 입출력(I/O) 측정 시, 측정 장비와 PCB 간의 물리적인 거리 및 측정하고자 하는 신호 간의 논리적, 물리적인 요소들의 차이에 의해 신호의 무결성 및 짧은 지연시간을 보장할 수 없다는 문제점이 존재한다.
기존의 신호 측정 장비인 오실로스코프는 오직 신호 및 전압 레벨 모니터링에 최적화된 장비로 신호 무결성 보조와 신호들 간의 위상 보정 기능이 존재하지 않으므로, 사용자 입장에서 측정된 신호를 모니터링 하고 사용자가 신호의 무결성 및 위상 보정 기능을 지원하기 위해 회로 및 디지털 설계를 다시 반복해야 하는 시간적 제약 및 기술적 어려움이 존재한다.
최근 딥러닝 응용 기술의 연산 집약적인 어플리케이션과 높은 메모리 주파수를 요구하면서 딥러닝 응용 어플리케이션과 메모리 간의 데이터 전송과정에서 신호 및 데이터를 측정 및 보정에 기술적인 어려움이 존재하며 사용자 입장에서 기존의 오실로스코프와 같은 측정 장비 기술로는 전송과정에서 발생하는 데이터 및 신호처리 문제를 해결하기 위해 많은 시간 소요 및 기술 소비가 필요하다.
향후 LPDDR5X, LPDDR6등과 같은 초고속 주파수 메모리가 등장하면서 기존의 오실로스코프와 같은 신호 장비 또한 높은 대역폭을 충분히 지원되야 하고 신호 측정 시 병목현상을 방지하기 위해서는 사용하는 오실로스코프가 지원하는 주파수 대역폭을 보장할 수 있는 프루브 장비가 또한 필요하며, 가격적인 측면에서 이와 같은 고급 장비들을 구입하는데 기존 비용 대비 수십 배 향상된 비용이 발생한다는 문제점을 갖는다.
따라서, 종래 방식과 상이한 방식을 통해 SoC와 같은 송신단과 DRAM과 같은 수신단 사이의 고주파 신호를 분석하고 신호 무결성 보조하기 위한 신호들간의 보정 기능이 포함된 상호작용형 DRAM 신호 분석기 및 이를 이용한 DRAM 신호 분석 및 보정 방법이 요구된다.
(특허 문헌 0001) 대한민국 등록특허 제10-0864633호
본 발명은 DRAM 메모리와 동일한 볼맵(ball map) 구조를 제공함으로써 PCB에서 최단거리에서 신호를 측정가능하고, 신호 측정 시 신호 왜곡 현상 방지 및 무결성을 보장하고, 장치 내부에서 직접 신호 측정을 수행함으로써 프로브(probe) 등의 부가 장치의 필요 없이 측정 신호 품질을 향상시킬 수 있는 상호작용형 DRAM 신호 분석기를 제공하는 것을 목적으로 한다.
또한, 본 발명은 SoC와 같은 송신단과 DRAM 신호 분석기와 같은 수신단 사이의 상호작용을 통해 수신단에서의 신호 위상차 분석을 통한 신호 정확도를 향상시키고, 수신단에서의 전압 분석을 통해 신호 품질을 향상시키고, 수신단에서의 신호간의 프로토콜 분석을 통해 데이터 정확도를 향상시키고, 송신단에서 수신단으로부터 받은 위상차, 전압, 프로토콜 분석에 따라 맞춤 대응을 통해 메모리 사용 효율을 증가시킬 수 있는 상호작용형 DRAM 신호 분석기를 제공하는 것을 목적으로 한다.
또한, 본 발명은 PCB에 DRAM을 집적하기 전에 디버깅 및 정상 동작의 검증 기능을 가능하게 함으로써, 최적의 DRAM 동작 환경을 셋팅 가능한 상호작용형 DRAM 신호 분석기를 제공하는 것을 목적으로 한다.
본 발명의 해결 과제들은 이상에서 언급한 내용들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 있어서, 상호작용형 DRAM 신호 분석기에 있어서, 적어도 하나의 프로세서를 포함하는 SoC(System On Chip)으로부터 전달된 명령어 신호 및 데이터를 메모리 서브시스템을 통해 수신하도록 구성된 신호 입출력부; 상기 메모리 서브시스템으로부터 수신된 명령어 신호 및 데이터의 분석에 기초하여 보정 명령어를 생성하도록 구성된 신호 분석 처리부; 및 상기 신호 분석 처리부로부터 수신한 명령어 신호 및 데이터에 기초하여 DRAM과 같이 동작하고 명령어 신호 및 데이터를 출력하도록 구성된 DRAM 모델을 포함하는 상호작용형 DRAM 신호 분석기를 제공할 수 있다.
여기서, 상기 신호 입출력부는 DRAM과 동일한 볼맵(ball map)을 갖도록 패키징될 수 있다.
또한, 상기 신호 분석 처리부는, 상기 메모리 서브시스템으로부터 수신한 제1 명령어 신호 및 데이터를 상기 DRAM 모델에 전달하고, 상기 DRAM 모델로부터 피드백된 무보정 명령어 신호 및 데이터를 수신하고, 상기 무보정 명령어 신호 및 데이터의 신호 분석에 기초하여 제1 보정 명령어를 생성하고, 상기 제1 보정 명령어를 상기 메모리 서브 시스템에 전달하고, 상기 메모리 서브 시스템으로부터 상기 제1 보정 명령어에 기초하여 보정된 제2 명령어 신호 및 데이터를 상기 DRAM 모델에 전달하도록 구성될 수 있다.
또한, 상기 제1 보정 명령어 신호는 신호의 위상차, 신호의 전압 레벨 및 메모리 프로토콜 중 적어도 하나의 보정과 관련된 것일 수 있다.
또한, 상기 신호 분석 처리부는, 상기 DRAM 모델로부터 보정된 명령어 신호 및 데이터를 수신하고, 상기 보정된 명령어 신호 및 데이터의 신호 분석에 기초하여 메모리의 정상 동작 여부를 판단하도록 구성될 수 있다.
또한, 상기 신호 분석 처리부에서 상기 보정된 명령어 신호 및 데이터의 신호 분석에 기초하여 메모리의 정상 동작으로 판단하는 경우, 상기 SoC 및 사용자 단말기에 정상 동작 신호를 전달하도록 구성될 수 있다.
또한, 신호 분석 처리부에서 상기 보정된 명령어 신호 및 데이터의 신호 분석에 기초하여 메모리의 정상 동작이 아닌 것으로 판단하는 경우, 상기 보정된 명령어 신호 및 데이터의 신호 분석에 기초하여 제2 보정 명령어를 생성하고, 상기 제2 보정 명령어를 상기 메모리 서브 시스템에 전달하도록 구성될 수 있다.
또한, 무보정 명령어 신호 및 데이터의 신호 분석은, 명령어 신호와 데이터 간의 위상차 분석, 명령어 신호 기준으로 데이터 간의 스큐(SKEW) 분석 및 표준 메모리 프로토콜에 부합되는지 여부의 판단, 및 신호의 전압 레벨 분석을 포함할 수 있다.
또한, 메모리 서브시스템은 메모리 제어기를 포함하고, 상기 메모리 서브시스템은 상기 메모리 제어기를 이용하여 상기 보정 명령어를 수신하고, 명령어 신호와 데이터 사이의 프로토콜을 보정하도록 구성될 수 있다.
또하느, 상기 메모리 서브시스템은 물리계층을 포함하고, 상기 메모리 서브시스템은 상기 물리계층을 이용하여 트레이닝 알고리즘을 이용하여 데이터간 스큐(SKEW) 조정 및 전압 레벨을 보정하도록 구성될 수 있다.
본 발명에 의하면, SoC와 같은 송신단과 DRAM 분석기와 같은 수신단에서의 상호작용을 통해 DRAM과 관련된 명령어 신호나 데이터를 최단 거리에서 접근 및 분석할 수 있는 DRAM 신호 분석기 및 이를 이용한 DRAM 신호 분석 및 보정 방법을 제공할 수 있다.
또한, 본 발명에 의하면, 초고대역 주파수의 메모리의 등장으로 메모리 동작 검증이 어려운 상황에서 정밀한 신호, 전력, 프로토콜 분석, 디버깅 및 검증 환경을 제공하여 메모리 동작을 안정화할 수 있는 DRAM 신호 분석기를 제공할 수 있다.
또한, 본 발명에 의하면, DRAM 회로의 기능을 향상시키 위해 전압 레벨, 시간 간격 및 신호 무결성과 같은 파형 속성을 모니터링 가능하며, 송신단 (SoC)과 수신단 (DRAM 분석기) 간의 상호작용을 통해 신호 무결성을 보조하기 위한 신호들간의 위상 보정 기능 등이 포함된 장치를 제공할 수 있다.
본 발명의 효과들은 이상에서 언급한 내용들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
도 1은 종래의 신호 측정 장치인 오실로스코프를 사용하여 DRAM 관련 신호를 분석하는 방식의 문제점을 설명하기 위한 개념도이다.
도 2는 본 발명의 일 실시예에 따라 DRAM 관련 신호를 분석하고 보정하도록 구성된 DRAM 신호 분석기의 구성을 설명하기 위한 개념도이다.
도 3은 본 발명의 일 실시예에 따른 DRAM 신호 분석기의 구성을 설명하기 위한 블록도이다.
도 4는 본 발명의 일 실시예에 따라 SoC와 DRAM 신호 분석기 사이의 상호작용을 통해 DRAM 관련 신호를 분석 및 보정하는 방법을 설명하기 위한 흐름도이다.
도 5는 본 발명의 일 실시예에 따라 DRAM 신호 분석기의 신호 분석 처리부에서 DRAM 관련 신호를 분석 및 보정하는 방법을 설명하기 위한 흐름도이다.
이하, 첨부된 도면을 참조하여 본 발명에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다.
본 명세서에서 사용되는 "포함한다(comprises)", "포함하는(comprising)"은 언급된 구성 요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 상세하게 설명한다. 본 발명의 구성 및 그에 따른 작용 효과는 이하의 상세한 설명을 통해 명확하게 이해될 것이다.
도 1은 종래의 신호 측정 장치인 오실로스코프를 사용하여 DRAM 관련 신호를 분석하는 방식의 문제점을 설명하기 위한 개념도이다.
도 1을 참조하면, 기존의 신호 측정 장비인 오실로스코프(10)의 경우 SoC(21)와 같은 송신단과 메모리(22)가 집적되는 위치에 배치된 DRAM과 같은 수신단 간의 신호 및 데이터 처리 분석을 위해 별도의 프로브(probe) 장비가 필요하며, 측정 장비와 인쇄회로기판(PCB)(20) 간의 물리적인 거리 및 논리적인 요소들의 차이에 의해 신호 분석 시, 지연 시간으로 인해 신호의 무결성을 보장할 수 없다는 문제가 발생한다. 또한, PCB(20) 제작 후에 메모리 동작 디버깅을 위해 송신단에서 수신단으로 오실로스코프(10)와 같은 측정 장비를 직접 메모리의 볼맵에 연결할 수 없으므로 측정을 위해 별도의 인터페이스 수단으로서 서브 보드(11)가 필요하다.
여기서, 사용자 단말기(30)를 통해 SoC(21)에 입력으로 사용될 테스트 벡터(test vector) 또는 데이터 전달을 수행하며, 일반적으로 사용자 단말기(30)의 소프트웨어나 어플리케이션(application)을 통해 입력 데이터 및 테스트 벡터 등을 SoC(21)에 전달하게 되고 전달 과정에서의 데이터 흐름 및 결과를 오실로스코프(10)을 통해 확인할 수 있다.
이때, 사용자 입장에서 오실로스코프(10)에서 측정된 신호를 모니터링 하고 사용자가 신호의 무결성 및 위상 보정 기능을 지원하기 위해 회로 및 디지털 설계를 계속 반복해야 하기 때문에 많은 시간이 소요되고, 기술적 어려움도 존재한다.
이와 같이 종래의 신호 측정 장비인 오실로스코프(10)를 이용하는 경우 송신단과 수신단 간의 신호 및 데이터 처리의 디버깅을 위해 인쇄회로기판(PCB)(20)에 위치하는 입출력(I/O) 측정 시, 측정 장비와 PCB 간의 물리적인 거리 및 측정하고자 하는 신호 간의 논리적, 물리적인 요소들의 차이에 의해 신호의 무결성 및 지연시간을 보장할 수 없다는 문제점이 존재한다.
도 2는 본 발명의 일 실시예에 따라 DRAM 관련 신호를 분석하고 보정하도록 구성된 DRAM 신호 분석기의 구성을 설명하기 위한 개념도이다.
도 2를 참조하면, DRAM 신호 분석기(100)는 DRAM 메모리와 동일한 볼맵을 갖도록 패키징됨으로써, DRAM 메모리와 동일한 물리적 규격을 갖게되어 PCB(200) 상에서 DRAM 장치와 같이 장착가능하고, 이에 따라 DRAM 신호 분석기(100)는 PCB(200)에서 최단거리에서 신호 측정이 가능하므로 신호 왜곡 현상 방지 및 무결성을 보장하며, 장치 내부에서 직접 신호 측정이 가능함으로써 종래의 프로브 장비와 같은 추가적인 장치가 필요없고 신호 품질을 향상시킬 수 있다. 예컨대, DRAM 신호 분석기(100)는 DRAM과 동일한 볼 맵을 가짐으로써 도 2에서와 같이 PCB(200) 상에서 메모리가 집적되는 위치에 배치되어 SoC(210)와 신호를 송수신가능하도록 연결될 수 있다. 여기서, SoC(210)는 컴퓨터 컴포넌트를 단일 칩에 통합하는 집적 회로(IC)로서, SoC의 일반적인 컴퓨터 컴포넌트는 중앙 처리 장치(CPU), 메모리, 입력/출력 포트 및 보조 스토리지를 포함하며, DRAM 메모리를 사용하고 특정 어플리케이션들을 구동하는 마스터(master) 또는 호스트(Host)와 같은 주체이다. 여기서, SoC는 다양한 신호 처리 기능을 수행할 수 있으며 그래픽 처리 장치(GPU)와 같은 특수 프로세서 또는 보조 프로세서(co-processor)를 포함할 수 있다. 또한, 도 1에서는 편의상 1개의 SoC(210)가 도시되었으나, 복수의 SoC(210)와 이와 연결가능한 복수의 DRAM 신호 분석기(100)가 사용될 수 있다.
이와 같은 DRAM 신호 분석기(100)를 통해 송수신 신호 특성 분석이 가능한 회로 기술을 통해 사용자는 사용자 단말기(300)를 통해 SoC(210)와 같은 송신단과 DRAM 신호 분석기(100)와 같은 수신단 간의 상호작용을 통한 분석 기능을 기반으로 DRAM 신호의 위상차, 전압, 프로토콜 분석 등에 따라 맞춤 대응된 결과를 통해 메모리 사용 효율을 증가시키도록 구성될 수 있다. DRAM 신호 분석기(100)에 대한 보다 구체적인 구성에 대하여는 이하에서 설명될 것이다.
도 3은 본 발명의 일 실시예에 따른 DRAM 신호 분석기의 구성을 설명하기 위한 블록도이다.
DRAM 신호 분석기(100)는 신호 입출력부(110), 신호 분석 처리부(120) 및 DRAM 모델(130)을 포함할 수 있다.
먼저, 신호 입출력부(110)는 적어도 하나의 프로세서를 포함하는 SoC(210)으로부터 전달된 명령어 신호 및 데이터를 메모리 서브시스템 등을 통해 수신하고 DRAM 신호 분석기(100)와 메모리 서브시스템 사이에 처리된 데이터를 송수신하도록 구성될 수 있다. 여기서, 신호 입출력부(110)는 DRAM 메모리 장치와 동일한 볼맵(ball map)을 갖도록 패키징되어 DRAM과 동일한 하드웨어 규격을 가짐으로써, DRAM 신호 분석기(100)는 메모리 장치와 동일한 방식으로 PCB(200) 상에 배치됨으로써, PCB(200) 상에서 직접 신호 측정이 가능하도록 구성될 수 있다.
신호 분석 처리부(120)는 메모리 컨트롤러 등을 포함하는 메모리 서브시스템으로부터 수신된 명령어 신호 및 데이터의 분석에 기초하여 보정 명령어를 생성하도록 구성될 수 있다. 여기서, 명령어 신호는 예컨대 메모리의 특정 어드레스(address)에 데이터 읽기 또는 데이터 쓰기 등을 요청하는 신호이며, 데이터는 SoC(210) 입장에서 특정 어플리케이션(application)을 실행할 때 송수신되는 데이터 등을 의미하며 필요에 따라 저장하거나 불러올 수 있다. 예를 들면, AI 어플리케이션을 실행하는 경우, 학습에 필요한 데이터 혹은 연산처리가 완료된 데이터 등이 사용될 수 있다. 또한, 이와 같은 명령어 신호는 해당 메모리에 적합한 프로토콜 형식으로 보내야하기 때문에 프로토콜 처리가능한 메모리 서브시스템으로 전달될 수 있다.
여기서, 메모리 서브시스템은 물리적으로 다른 칩에 연결되어 있는 메모리에 데이터를 읽기(read)하고 쓰기(write)하는 주체, 예컨대 SoC(210)로부터 메모리 접근 요청을 받고, 안정적으로 메모리 구동 명령어, 데이터를 메모리 또는 DRAM 신호 분석기(100)로 전송하며, 메모리 데이터를 읽기, 쓰기 및 보존하기 위한 메모리 제어기(컨트롤러), 물리계층(PHY), 입출력(IO) 등으로 구성된 메모리 시스템의 구동 보조 시스템을 의미한다.
또한, DRAM 모델(130)은 신호 분석 처리부로부터 수신한 명령어 신호 및 데이터에 기초하여 DRAM과 같이 동작하고 명령어 신호 및 데이터를 출력하도록 구성될 수 있으며, DRAM 모델(130)은 DRAM이 하는 역할과 동일하게 소프트웨어적으로 모델링한 것으로서, 실제 DRAM은 아니지만 가상의 DRAM과 인터페이스할 수 있는 역할을 수행하며 그 역할을 통해 미리 DRAM 간의 통신을 통해 디버깅 및 프로토콜 또는 타이밍, 스큐(Skew) 차이 등으로 인해 발생할 수 있는 문제점들을 보완할 수 있도록 구성된다. 여기서, DRAM은 예컨대 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR(Low Power Double Data Rate) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등을 포함할 수 있으며, 또한 SDRAM(Static DRAM), 고대역폭 메모리(high bandwidth memory, HBM) 또는 프로세서-인-메모리(Processor In Memory: PIM) 등 다양한 형태로 구현될 수 있으며 이들에 한정되지 않는다.
여기서, 신호 분석 처리부(120)는, 메모리 서브시스템으로부터 수신한 제1 명령어 신호 및 데이터를 DRAM 모델(130)에 전달하고, DRAM 모델(130)로부터 피드백된 무보정(보정되지 않은) 명령어 신호 및 데이터를 수신하고, 무보정 명령어 신호 및 데이터의 신호 분석에 기초하여 제1 보정 명령어를 생성하고, 제1 보정 명령어를 상기 메모리 서브 시스템에 전달하고, 또한 메모리 서브 시스템으로부터 제1 보정 명령어에 기초하여 보정된(calibrated) 제2 명령어 신호 및 데이터를 다시 DRAM 모델(130)에 전달하도록 구성될 수 있다. 여기서, 무보정 명령어 신호 및 데이터의 신호 분석은, 명령어 신호와 데이터 간의 위상차 분석, 명령어 신호 기준으로 데이터 간의 스큐(SKEW) 분석 및 표준 메모리 프로토콜에 부합되는지 여부의 판단, 및 신호의 전압 레벨 분석을 포함할 수 있다. 또한, 제1 보정 명령어 신호는 신호의 위상차, 신호의 전압 레벨 및 메모리 프로토콜 중 적어도 하나의 보정(calibration)과 관련된 것일 수 있다.
또한, 신호 분석 처리부(120)는, DRAM 모델(130)로부터 보정된 명령어 신호 및 데이터를 수신하고, 이 보정된 명령어 신호 및 데이터의 신호 분석에 기초하여 메모리의 정상 동작 여부를 판단하도록 구성될 수 있다.
이때, 신호 분석 처리부(120)에서 보정된 명령어 신호 및 데이터의 신호 분석에 기초하여 메모리의 정상 동작으로 판단하는 경우, SOC(210)가 요청한 동작을 수행하고, SoC(210) 및 사용자 단말기(300)에 정상 동작 신호를 전달하도록 구성될 수 있다.
또한, 신호 분석 처리부(120)에서 보정된 명령어 신호 및 데이터의 신호 분석에 기초하여 메모리의 정상 동작이 아닌 것으로 판단하는 경우, 보정된 명령어 신호 및 데이터의 신호 분석에 기초하여 제2 보정 명령어를 생성하고, 제2 보정 명령어를 메모리 서브 시스템에 전달하도록 구성되고, 이와 같은 동작을 통해 다시 한번 보정된 명령어 신호와 데이터를 DRAM 모델(130)에 전달하고 신호 분석 처리부(120)에서 수신하여 분석함으로써 신호 분석 및 보정 작업을 반복할 수 있다.
또한, 메모리 서브시스템은 메모리 제어기(memory controller)를 포함하고, 메모리 서브시스템은 메모리 제어기를 이용하여 보정 명령어를 수신하고, 명령어 신호와 데이터 사이의 프로토콜을 보정하도록 구성될 수 있다. 또한, 메모리 서브시스템은 물리계층을 포함하고, 메모리 서브시스템은 물리계층을 이용하여 트레이닝(training) 알고리즘을 이용하여 데이터간 스큐(SKEW) 조정 및 전압 레벨을 보정하도록 구성될 수 있다.
도 4는 본 발명의 일 실시예에 따라 SoC와 DRAM 신호 분석기 사이의 상호작용을 통해 DRAM 관련 신호를 분석 및 보정하는 방법을 설명하기 위한 흐름도이다.
도 4는 송신단인 SoC(210)와, 신호 분석 처리부(120) 및 DRAM 모델(130)을 포함하는 수신단인 DRAM 신호 분석기(100)가 메모리 서브시스템(220)을 통해 신호를 송수신하는 프로세스를 나타낸다.
먼저, SoC(210)에서 메모리 서브시스템(220)으로 DRAM 관련 명령어 신호 및 데이터를 전달할 수 있다.(S201)
메모리 서브시스템(220)은 제1 위상, 전압, 메모리 프로토콜에 기초한 명령어 신호 및 데이터를 생성하여 DRAM 신호 분석기(100)의 신호 입출력부(110)를 통해 신호 분석 처리부(120)에 전달할 수 있다.(S202) 이때, 메모리 서브시스템(220)은 트레이닝 알고리즘을 통해 명령어 신호 및 데이터를 전달하지만, 제1 위상, 전압, 메모리 프로토콜에 기초한 명령어 신호 및 데이터는 DRAM 모델(130)을 통해 출력된 결과를 통해 보정된 것이 아니기 때문에 무보정된(raw) 명령어 신호 및 데이터를 의미하는 것이다.
신호 분석 처리부(120)는 DRAM 모델(130)에 명령어 신호 및 데이터를 전달하고(S203), DRAM 모델(130)은 입력받은 신호를 그대로 피드백하여 출력하도록 구성되며, 이때 제1 위상, 전압, 메모리 프로토콜에 기초하여 보정되지 않은 명령어 신호 및 데이터를 신호 분석 처리부(120)로 출력하여 전달할 수 있다.(S204) 여기서, DRAM 모델(130)에서 출력된 명령어 신호 및 데이터는 메모리 모델을 통해 반응하고 나온 출력을 의미한다.
신호 분석 처리부(120)는 DRAM 모델(130)로부터 수신한 보정되지 않은 명령어 신호 및 데이터를 분석하고, 예컨대 신호간 위상 차이, 신호간 전압 차이 및 표준 메모리 프로토콜에 적합하지 않은 신호 등을 분석하고, 신호 분석한 결과에 기초하여 자체적으로 생성된 보정 명령어를 메모리 서브시스템(220)에 전달할 수 있다.(S205) 이와 같이, 신호 분석 처리부(120)는 수신단에서의 명령어 신호와 데이터 간의 위상차 분석, 명령어 신호 기준으로 데이터 간의 스큐(SKEW) 분석, 전압 레벨 분석, 인터페이스 신호간의 프로토콜 분석, 파워 무결성을 위한 신호에 대한 임피던스 분석 등에 기초하여 신호 정확도와 신호 품질을 향상시키기 위해 신호의 위상차, 신호의 전압 레벨, 임피던스 및 메모리 프로토콜 등의 신호 보정을 위한 보정 명령어를 생성할 수 있다.
메모리 서브시스템(220)은 신호 분석 처리부(120)로부터 수신한 보정 명령어의 해석 및 트레이닝 알고리즘을 적용하여 생성된 제2 위상, 전압, 메모리 프로토콜에 기초하여 명령어 신호 및 데이터를 다시 신호 분석 처리부(120)로 전달할 수 있다.(S206)
신호 분석 처리부(120)는 이와 같이 보정 명령어에 의해 보정된 명령어 신호 및 데이터를 DRAM 모델(130)에 다시 전달할 수 있다.(S207)
DRAM 모델(130)은 보정을 통해 입력받은 신호를 그대로 피드백하여 출력하도록 구성되며, 이때 S204 단계와 상이하게 보정된 명령어 신호 및 데이터를 신호 분석 처리부(120)로 출력하여 전달할 수 있다.(S208)
신호 분석 처리부(120)는 DRAM 모델(130)로부터 피드백된 보정된 명령어 신호 및 데이터에 기초하여 정상 동작 여부를 판단하고, 메모리 서브시스템(220)에 보정된 명령어 신호 및 데이터를 전달할 수 있다.(S209)
이때, 신호 분석 처리부(120)가 보정된 명령어 신호 및 데이터의 신호 분석에 기초하여 메모리의 정상 동작으로 판단하는 경우, SoC(210) 및 사용자 단말기(300)에 SoC(110)가 요청한 명령을 정상적으로 처리완료한 정상 동작 신호를 전달하도록 구성되며, 사용자는 사용자 단말기(300)를 통해 메모리 정상 동작 여부를 확인하고 검증된 데이터를 전달받을 수 있다.
이때, 신호 분석 처리부(120)에서 보정된 명령어 신호 및 데이터의 신호 분석에 기초하여 메모리의 정상 동작이 아닌 것으로 판단하는 경우, 보정된 명령어 신호 및 데이터의 신호 분석에 기초하여 다시 제2 보정 명령어를 생성하고, 제2 보정 명령어를 메모리 서브 시스템(120) 전달함으로써, S206 내지 S209 과정을 반복할 수 있다.
본 발명은 이와 같은 DRAM 신호 분석기(100)와 SoC(110) 사이의 상호작용을 통해 송신단(SoC)은 수신단(DRAM 신호 분석기)으로부터 받은 신호 분석 결과와 보정 명령어를 기반으로 재명령 및 신호 보정을 위한 최적화 알고리즘을 수신단에 전달하여 수신단에서 메모리 프로토콜을 준수하며 메모리 표준에 맞게 동작할 수 있도록 해줄 수 있다. 또한, 송신단은 수신단으로부터 전달받은 신호 위상차를 분석하여 신호간의 위상차를 조정할 수 있도록 스스로 분석 및 조정하는 트레이닝 알고리즘을 기반으로 최적의 레지스터 셋을 수신단에 전달할 수 있다. 또한, 송신단은 수신단으로부터 전달받은 전압 레벨을 분석하여 전압 레벨을 조정할 수 있도록 스스로 분석 및 조정하는 트레이닝 알고리즘을 기반으로 최적의 레지스터 셋을 수신단에 전달할 수 있다.
도 5는 본 발명의 일 실시예에 따라 DRAM 신호 분석기의 신호 분석 처리부에서 DRAM 관련 신호를 분석 및 보정하는 방법을 설명하기 위한 흐름도이다.
도 5를 참조하면, DRAM 신호 분석기(100)의 신호 분석 처리부(120)는 DRAM과 같이 동작하는 DRAM 모델(130)로부터 무보정(보정되지 않은) 명령어 신호 및 데이터를 수신할 수 있다.(S510)
신호 분석 처리부(120)는 명령어 신호와 데이터 간의 위상차를 분석하고(S520), 명령어 신호 기준으로 데이터간 스큐 분석을 수행하고(S530), 표준 메모리 프로토콜
부합 여부를 확인하고(S540), 무보정 신호의 전압 레벨 분석을 수행할 수 있다.(S550)
이와 같은 신호 분석 결과에 기초하여 신호 분석 처리부(120)는 명령어 신호 및 데이터의 보정을 요청하는 보정 요청 명령어를 생성하고, 이를 메모리 서브시스템(220)에 전달할 수 있다.(S560)
신호 분석 처리부(120)는 메모리 서브 시스템(220)으로부터 보정된 명령어 신호 및 데이터를 수신하고(S570), DRAM 모델(130)에 보정된 명령어 신호 및 데이터를 전달할 수 있다.(S580)
신호 분석 처리부(120)는 DRAM 모델(130)로부터 피드백된 보정된 명령어 신호 및 데이터를 수신하고(S590), 메모리의 동작 정상 여부를 판단할 수 있다.(S600)
신호 분석 처리부(120)가 보정된 명령어 신호 및 데이터의 신호 분석에 기초하여 메모리의 정상 동작으로 판단하는 경우, SoC(110) 및 사용자 단말기(300)에 SoC(110)가 요청한 명령을 정상적으로 처리완료한 정상 동작 신호를 전달하도록 구성될 수 있다.(S610)
신호 분석 처리부(120)가 보정된 명령어 신호 및 데이터의 신호 분석에 기초하여 메모리의 정상 동작이 아니라고 판단하는 경우, S510 단계로 다시 돌아가 S510 내지 S600 단계에서 신호 분석 및 보정 작업을 반복하도록 구성될 수 있다.
본 발명의 명세서에 개시된 실시예들은 예시에 불과한 것으로서, 본 발명은 이에 한정되지 않는 것이다. 본 발명의 범위는 아래의 특허청구범위에 의해 해석되어야 하며, 그와 균등한 범위 내에 있는 모든 기술도 본 발명의 범위에 포함되는 것으로 해석해야 할 것이다.
100: DRAM 신호 분석기
110: 신호 입출력부
120: 신호 분석 처리부
130: DRAM 모델
210: SoC
220: 메모리 서브 시스템
300: 사용자 단말기

Claims (10)

  1. 상호작용형 DRAM 신호 분석기에 있어서,
    적어도 하나의 프로세서를 포함하는 SoC(System On Chip)으로부터 전달된 명령어 신호 및 데이터를 메모리 서브시스템을 통해 수신하도록 구성된 신호 입출력부;
    상기 메모리 서브시스템으로부터 수신된 명령어 신호 및 데이터의 분석에 기초하여 보정 명령어를 생성하도록 구성된 신호 분석 처리부; 및
    상기 신호 분석 처리부로부터 수신한 명령어 신호 및 데이터에 기초하여 DRAM과 같이 동작하고 명령어 신호 및 데이터를 출력하도록 구성된 DRAM 모델
    을 포함하는 상호작용형 DRAM 신호 분석기.
  2. 제1항에 있어서, 상기 신호 입출력부는 DRAM과 동일한 볼맵(ball map)을 갖도록 패키징되는 것인, 상호작용형 DRAM 신호 분석기.
  3. 제1항에 있어서, 상기 신호 분석 처리부는,
    상기 메모리 서브시스템으로부터 수신한 제1 명령어 신호 및 데이터를 상기 DRAM 모델에 전달하고,
    상기 DRAM 모델로부터 피드백된 무보정 명령어 신호 및 데이터를 수신하고, 상기 무보정 명령어 신호 및 데이터의 신호 분석에 기초하여 제1 보정 명령어를 생성하고, 상기 제1 보정 명령어를 상기 메모리 서브 시스템에 전달하고,
    상기 메모리 서브 시스템으로부터 상기 제1 보정 명령어에 기초하여 보정된 제2 명령어 신호 및 데이터를 상기 DRAM 모델에 전달하도록 구성되는 것인, 상호작용형 DRAM 신호 분석기.
  4. 제3항에 있어서, 상기 제1 보정 명령어는 신호의 위상차, 신호의 전압 레벨 및 메모리 프로토콜 중 적어도 하나의 보정과 관련된 것인, 상호작용형 DRAM 신호 분석기.
  5. 제3항에 있어서, 상기 신호 분석 처리부는, 상기 DRAM 모델로부터 보정된 명령어 신호 및 데이터를 수신하고, 상기 보정된 명령어 신호 및 데이터의 신호 분석에 기초하여 메모리의 정상 동작 여부를 판단하도록 구성되는 것인, 상호작용형 DRAM 신호 분석기.
  6. 제5항에 있어서, 상기 신호 분석 처리부에서 상기 보정된 명령어 신호 및 데이터의 신호 분석에 기초하여 메모리의 정상 동작으로 판단하는 경우, 상기 SoC 및 사용자 단말기에 정상 동작 신호를 전달하도록 구성되는 것인, 상호작용형 DRAM 신호 분석기.
  7. 제5항에 있어서, 상기 신호 분석 처리부에서 상기 보정된 명령어 신호 및 데이터의 신호 분석에 기초하여 메모리의 정상 동작이 아닌 것으로 판단하는 경우, 상기 보정된 명령어 신호 및 데이터의 신호 분석에 기초하여 제2 보정 명령어를 생성하고, 상기 제2 보정 명령어를 상기 메모리 서브 시스템에 전달하도록 구성되는 것인, 상호작용형 DRAM 신호 분석기.
  8. 제3항에 있어서, 상기 무보정 명령어 신호 및 데이터의 신호 분석은, 명령어 신호와 데이터 간의 위상차 분석, 명령어 신호 기준으로 데이터 간의 스큐(SKEW) 분석 및 표준 메모리 프로토콜에 부합되는지 여부의 판단, 및 신호의 전압 레벨 분석을 포함하는 것인, 상호작용형 DRAM 신호 분석기.
  9. 제4항에 있어서, 상기 메모리 서브시스템은 메모리 제어기를 포함하고, 상기 메모리 서브시스템은 상기 메모리 제어기를 이용하여 상기 제1 보정 명령어를 수신하고, 명령어 신호와 데이터 사이의 프로토콜을 보정하도록 구성되는 것인, 상호작용형 DRAM 신호 분석기.
  10. 제4항에 있어서, 상기 메모리 서브시스템은 물리계층을 포함하고, 상기 메모리 서브시스템은 상기 물리계층을 이용하여 트레이닝 알고리즘을 이용하여 데이터간 스큐(SKEW) 조정 및 전압 레벨을 보정하도록 구성되는 것인, 상호작용형 DRAM 신호 분석기.

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