KR20140023027A - 테스트 데이터 분석 장치 및 방법 - Google Patents

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Abstract

본 발명은 테스트 데이터 분석장치에 관한 것으로 더욱 상세하게는 테스트 대상 디바이스(DUT)의 테스트 장치에서 실행되고 있는 테스트 동작을 실시간으로 모니터링 할 수 있도록 계층 통신블록에서 발생한 데이터를 저장하는 메모리 블록과 흐름 제어 블록에서 제어된 데이터 처리속도를 고속 통신블록으로 전달하는 통신 제어장치를 포함하는 테스트 데이터 분석장치에 관한 것이다.

Description

테스트 데이터 분석 장치 및 방법 { An apparatus and method for analyzing test data}
본 발명은 테스트 데이터 분석 장치 및 방법에 관한 것으로, 더욱 상세하게는 테스트 대상 디바이스(DUT)의 테스트 데이터를 메모리 블록에 저장하며, 테스트 데이터가 테스트 예상 데이터와 상이할 경우 메모리 흐름 제어블록에서 이를 실패 데이터로 처리하고, 실패 데이터를 메모리 블록에 저장하며, 사용자의 필요시 메모리 블록에 저장된 테스트 데이터 또는 실패 데이터를 모니터 또는 디스플레이 장치에 출력되도록 구성되어, 실시간으로 출력되는 데이터를 분석함으로써 테스트 대상 디바이스(DUT)의 테스트 패스 여부를 알 수 있도록 하는 테스트 데이터 분석 장치 및 방법에 관한 것이다.
현재까지 대용량의 디지털 미디어 저장장치로 가장 일반적으로 알려지고 사용된 것은 바로 하드디스크(HDD)이다. 하지만, 최근 들어 메모리 기능의 테스트 대상 디바이스(DUT) 중에서 대용량을 저장할 수 있고, 메모리 기능의 테스트 대상 디바이스(DUT)를 이용한 SSD와 같은 대용량 디지털 미디어 저장장치가 새로 등장하고 있다.
이러한 미디어 저장장치는 웨이퍼 상태로 생산된 후 패키지(Package)화되어 사용자에게 공급되기에 앞서 최종적으로 번인 테스트 또는 성능검사를 받게 된다.
특히, 대용량화, 고속화가 급격하게 진행되고 있는 메모리 소자에서는 번-인 테스트의 검사효율을 높이기 위하여 검사시간의 단축과 테스트 데이터의 정확성에 초점을 맞추어 기술이 발전하고 있다.
현재 연구가 활발하게 진행되고 있는 기술은 시간단축을 위하여 검사 프로그램을 개선하는 방법, 1회 테스트되는 테스트 대상 디바이스(DUT)의 개수를 증가시키는 방법, 하드웨어적으로 고속 테스트 검사의 효율 성능을 향상시키는 방법 등이다.
도 1에 도시한 바와 같이, 종래의 테스트 분석장치는 사용자 단말기, 통신 블록, 흐름 제어 블록, 데이터 처리 블록, 계층 통신 블록, 테스트 대상 디바이스(DUT, Device Under Test)를 포함하여 구성된다.
종래 기술의 통신 블록은 사용자 단말기와 유무선으로 연결되어 사용자가 입력한 정보를 통신포트(Port)를 통해 테스트 장치로 출력하며, 데이터 처리블록에서 처리된 데이터를 사용자 단말기로 출력하는 역할을 수행한다.
종래 기술의 흐름 제어 블록은 컴퓨터와 주변 장치들 또는 네트워크 노드들 간의 데이터 흐름을 관리함으로 데이터를 효율적인 처리속도로 처리될 수 있도록 하는 역할을 수행한다.
즉, 테스트 장치의 데이터 처리블록은 입력되는 데이터를 처리할 수 있는 제한속도와 데이터 처리 양에 한계가 있으므로, 상기 흐름 제어 블록은 데이터 처리블록이 데이터를 처리할 수 있는 처리속도와 데이터의 처리 양을 제어할 수 있도록 데이터 흐름을 관리하는 것이다.
데이터 처리 블록은 테스트 장치에서 테스트를 위한 측정, 검사 또는 분석을 통해 얻은 테스트 데이터를 고속으로 처리하는 블록으로 마이크로 프로세서 또는 임베디드 프로세서의 역할을 수행한다.
계층 통신 블록은 호스트 단말기의 계층과 테스트 대상 디바이스(DUT)의 계층 간의 통신을 담당하는 블록이다.
계층 통신 블록은 일반적으로 개방시스템 상호연결(OSI, Open System Interconnection)의 7개 계층으로 구성된 블록에서 계층 간에 데이터를 전달하는 블록이다.
테스트 대상 디바이스(DUT, Device Under Test)는 실제 테스트되는 미디어 저장장치로서 데이터 처리 블록으로부터 테스트를 위한 테스트 패턴 데이터를 입력받아 테스트를 실시하고, 테스트 데이터를 데이터 처리블록으로 출력한다.
그런데, 상기에 설명한 바와 같은 종래의 구조에서는 테스트 데이터가 데이터 처리블록에서 처리되어 테스트 대상 디바이스(DUT)의 테스트가 끝난 후에 사용자에게 테스트 결과를 전송하였기 때문에 테스트 중에 실시간으로 테스트 대상 디바이스(DUT)의 테스트 데이터를 실시간으로 모니터링할 수가 없었으며, 테스트의 실패 유형 및 내용을 확인하기 어렵다는 문제점이 있었다.
따라서, 본 발명의 목적은 테스트 대상 디바이스(DUT)의 테스트 결과를 실시간으로 분석할 수 있도록 테스트 데이터를 링크 계층 포맷, 프레임 정보구조(FIS) 포맷 또는 ATA 포맷 중 하나로 저장하는 메모리 블록을 제공하는 것이다.
본 발명의 다른 목적은 테스트 데이터에 따라 테스트 실패 여부를 판단하고, 실패시 발생한 실패정보를 처리하는 데이터 흐름 제어블록 및 실패 정보를 실패 데이터로 저장하는 메모리 블록을 제공하는 것이다.
본 발명의 또 다른 목적은 상기 메모리 블록에 저장된 데이터가 모니터 또는 디스플레이 장치에 출력되어 실시간으로 테스트 패스 여부를 분석하는 테스트 데이터 분석장치를 제공하는 것이다.
또한, 본 발명은 메모리 블록에 저장된 데이터를 모니터 또는 디스플레이 장치에 출력하여 실시간으로 테스트 패스 여부를 분석하는 테스트 데이터 분석방법을 제공하는 것이다.
상기와 같은 문제점을 해결하기 위하여 본 발명의 바람직한 제1실시 예에 따른 테스트 데이터 분석장치는 사용자로부터 테스트 대상 디바이스(DUT)의 테스트 조건을 입력받기 위한 사용자 단말기와; 상기 테스트 조건에 따라 테스트 패턴 데이터를 추출하여 테스트 패턴을 생성하는 데이터 처리블록과; 상기 테스트 패턴을 상기 테스트 대상 디바이스(DUT)로 전송하며, 테스트 대상 디바이스(DUT)의 테스트 데이터를 테스트 대상 디바이스(DUT)로부터 수신받는 고속 통신 블록과; 상기 테스트 데이터를 링크 계층 포맷, 프레임 정보구조(FIS) 포맷 또는 ATA 포맷 중 하나로 저장하는 메모리 블록과; 상기 테스트 데이터에 따라 테스트 실패 여부를 판단하고, 실패시 발생한 실패정보를 처리하는 데이터 흐름 제어블록을 포함하는 것을 특징으로 한다.
또한 상기 고속 통신 블록은 직렬 ATA(Serial ATA, SATA) 또는 SAS(Serial Attached SCSI) 또는 PCIe(PCI express) 인터페이스를 포함하는 다중 인터페이스기와 인터페이스 선택신호에 따라 적응적으로 인터페이스를 선택하는 멀티플렉서를 포함하는 것을 특징으로 한다.
그리고 사용자 단말기로부터 입력받은 상기 테스트 조건을 데이터 처리블록 및 고속 통신 블록으로 전송하며, 상기 테스트 대상 디바이스(DUT)의 테스트 결과를 고속 통신 블록으로부터 수신받아 데이터 처리블록 및 사용자 단말기로 전송하는 통신 제어블록을 더 포함하며, 상기 테스트 조건을 데이터 처리블록 및 계층 통신블록에서 처리할 수 있는 속도로 전송하도록 데이터 처리속도 및 전송속도를 제어하는 흐름 제어블록을 더 포함하는 것을 특징으로 한다.
본 발명의 바람직한 제2실시 예에 따른 테스트 데이터 분석장치는 사용자로부터 테스트 대상 디바이스(DUT)의 테스트 조건을 입력받기 위한 사용자 단말기와; 상기 테스트 조건에 따라 테스트 패턴 데이터를 추출하여 테스트 패턴을 생성하는 데이터 처리블록과; 상기 테스트 패턴을 상기 테스트 대상 디바이스(DUT)로 전송하며, 테스트 대상 디바이스(DUT)의 테스트 데이터를 테스트 대상 디바이스(DUT)로부터 수신받는 고속 통신 블록과; 사용자 단말기로부터 입력받은 상기 테스트 조건을 데이터 처리블록 및 고속 통신 블록으로 전송하며, 상기 테스트 대상 디바이스(DUT)의 테스트 결과를 고속 통신 블록으로부터 수신받아 데이터 처리블록 및 사용자 단말기로 전송하는 통신 제어블록과; 상기 테스트 데이터에 따라 테스트 실패 여부를 판단하고, 실패시 발생한 실패정보를 처리하는 데이터 흐름 제어블록을 포함하는 것을 특징으로 한다.
또한, 상기 고속 통신 블록은 직렬 ATA(Serial ATA, SATA) 또는 SAS(Serial Attached SCSI) 또는 PCIe(PCI express) 인터페이스를 포함하는 다중 인터페이스기와 인터페이스 선택신호에 따라 적응적으로 인터페이스를 선택하는 멀티플렉서를 포함하는 것을 특징으로 한다.
그리고, 본 발명의 제1 실시 예 및 제2 실시 예에 따른 테스트 데이터 분석장치는 상기 테스트 조건을 데이터 처리블록 및 계층 통신블록에서 처리할 수 있는 속도로 전송하도록 데이터 처리속도 및 전송속도를 제어하는 흐름 제어블록을 더 포함하는 것을 특징으로 한다.
본 발명의 제1 실시 예 및 제2 실시 예에 따른 테스트 데이터 분석장치의 데이터 흐름 제어블록은 상기 테스트 데이터가 테스트 예상 데이터와 상이할 경우 이를 실패 데이터로 처리하며, 메모리 블록에 실패 데이터 횟수와 실패 데이터의 유형을 저장하는 것을 특징으로 한다.
본 발명의 바람직한 제1 실시 예에 따른 테스트 데이터 분석장치는 상기 메모리 블록에 저장된 테스트 데이터는 모니터 또는 디스플레이 장치에 출력되어 테스트 대상 디바이스(DUT)의 테스트 패스 여부가 실시간으로 분석되는 것을 특징으로 한다.
본 발명에 따른 테스트 데이터 분석방법은 사용자로부터 테스트 대상 디바이스(DUT)의 테스트 조건을 입력받는 단계; 상기 테스트 조건에 따라 테스트 패턴 데이터를 추출하여 테스트 패턴을 생성하는 단계; 상기 테스트 패턴을 상기 테스트 대상 디바이스(DUT)로 전송하는 단계; 상기 테스트 패턴에 따라 상기 테스트 대상 디바이스(DUT)를 테스트하여 테스트 결과를 테스트 데이터로 수신받는 단계; 상기 테스트 데이터를 링크 계층 포맷, 프레임 정보구조(FIS) 포맷 또는 ATA 포맷 중 하나로 메모리 블록에 저장하는 단계; 상기 테스트 데이터에 따라 데이터 흐름 제어블록에서 테스트 실패 여부를 판단하고, 실패시 발생한 실패정보를 처리하여 저장하는 단계를 포함한다.
또한, 본 발명의 테스트 데이터 분석방법은 상기 메모리 블록에 저장하는 단계 이후에 상기 메모리 블록에 저장된 테스트 데이터 또는 실패 데이터는 모니터 또는 디스플레이 장치에 출력되어 테스트 대상 디바이스(DUT)의 테스트 패스 여부를 실시간으로 분석하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 실패정보를 처리하고 저장하는 단계는 상기 데이터 흐름 제어블록에서 상기 테스트 데이터가 테스트 예상 데이터와 상이할 경우 이를 실패 데이터로 처리하며, 메모리 블록에 실패 데이터 횟수와 실패 데이터의 유형을 저장하는 단계이며, 상기 실패 데이터 횟수와 실패 데이터의 유형이 모니터 또는 디스플레이 장치에 출력되어, 테스트 대상 디바이스(DUT)의 테스트 패스 여부를 실시간으로 분석하는 단계를 더 포함하는 것을 특징으로 한다.
따라서, 본 발명의 테스트 데이터 분석장치 및 방법은 테스트 대상 디바이스(DUT)의 테스트 결과를 실시간으로 분석할 수 있도록 테스트 데이터를 메모리 블록에 링크 계층 포맷, 프레임 정보구조(FIS) 포맷 또는 ATA 포맷 중 하나로 저장하고 데이터 흐름 제어블록에 테스트 데이터에 따라 테스트 실패 여부를 판단하고, 실패시 발생한 실패정보를 처리하여 메모리 블록에 저장하여, 사용자의 필요시 메모리 블록에 저장된 테스트 데이터 또는 실패데이터를 모니터 또는 디스플레이 장치에 출력하여, 실시간으로 데이터를 분석함으로써 테스트 대상 디바이스(DUT)의 테스트 패스 여부를 알 수 있고, 테스트 오류의 유형과 내용을 파악하고 데이터 처리 속도를 제어함으로써 테스트 대상 디바이스(DUT) 테스트시에 발생하는 에러를 감소시킨다.
도 1은 종래 구조의 테스트 분석장치의 블록도
도 2는 본 발명의 실시예 1에 의한 메모리 블록을 갖는 테스트 데이터 분석장치
도 3은 본 발명에 실시예 1에 의한 메모리 블록 및 통신블록을 갖는 테스트 데이터 분석장치
도 4는 본 발명의 고속 통신 블록의 구성도
도 5는 본 발명의 데이터 흐름 제어블록과 메모리 블록의 관계도
도 6은 본 발명의 메모리 블록에 저장된 링크 계층 포맷
도 7은 본 발명의 메모리 블록에 저장된 프레임 정보 구조(FIS) 포맷
도 8은 본 발명의 메모리 블록에 저장된 ATA 포맷
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명을 설명하기에 앞서 이미 공지된 구성이나 기능에 관한 자세한 설명이 본 발명의 요지를 불필요하게 흐릴 수가 있을 것이라고 판단되는 경우에는 그 구성이나 기능에 대한 자세한 설명은 생략하기로 한다.
도 1은 종래 구조의 테스트 분석장치의 블록도이며, 도 2는 본 발명의 실시예 1에 의한 메모리 블록을 갖는 테스트 데이터 분석장치이고, 도 3은 본 발명에 실시예 1에 의한 메모리 블록 및 통신블록을 갖는 테스트 데이터 분석장치이며, 도 4는 본 발명의 고속 통신 블록의 구성도이며, 도 5는 본 발명의 데이터 흐름 제어블록과 메모리 블록의 관계도이며, 도 6은 본 발명의 메모리 블록에 저장된 링크 계층 포맷이고, 도 7은 본 발명의 메모리 블록에 저장된 프레임 정보 구조(FIS) 포맷이며, 도 8은 본 발명의 메모리 블록에 저장된 ATA 포맷이다.
상기 도 2를 참조하여 본 발명의 실시예 1에 의한 메모리 블록을 갖는 테스트 데이터 분석장치의 구성을 살펴보기로 한다.
본 발명의 통신블록은 사용자 단말기로부터 입력된 정보를 흐름 제어블록으로 전달하는 역할을 한다. 통신블록은 외부 서버 또는 사용자 단말기와 유무선 네트워크 접속을 유지하면서 사용자 단말기로부터의 입력된 정보를 전달한다. 통신블록은 USB나 RS-232 등의 유선 통신을 통해 외부 서버 또는 외부 단말기와 접속될 수 있고, 블루투스(Bluetooth), 지그비(Zigbee), UWB 등의 근거리 무선통신을 통해 사용자 단말기와 접속될 수 있으며, 이더넷(Ethernet) 랜을 통해 통신을 할 수도 있다.
또한, 통신블록은 사용자가 사용자 단말기를 통해 입력한 테스트 조건을 유무선 네트워크를 통해 수신할 수도 있다.
통신블록으로부터 입력된 정보는 사용자 단말기와 데이터 처리블록 및 계층통신 블록에서 처리할 수 있는 속도로 데이터를 전송하도록 데이터 처리속도를 제어하여야 한다. 왜냐하면, 장치가 처리하기 전에 너무 많은 데이터가 도착하면 오버플로우(Overflow)가 생기는데, 이는 데이터가 유실됨으로써 재전송 받아야 한다는 것을 의미하기 때문에 흐름 제어블록에서 데이터 처리속도를 제어하는 것이다. 일반적으로 국부적인 직렬 데이터 전송이나 네트워크 상에서는 흐름 제어를 위해 Xon/Xoff 프로토콜이 사용된다. 모뎀 접속에서는 Xon/Xoff 또는 CTS/RTS 명령어들이 데이터 흐름을 제어하기 위해 사용될 수 있다. 네트워크에서는 데이터의 통신역량이 정상적인 수준에 이를 때까지 다른 장치들의 추가접속을 거절하는 방식으로 흐름제어가 적용될 수도 있다.
데이터 처리블록에서는 사용자 단말기로부터 입력된 테스트 조건을 본 발명의 테스트 데이터 분석장치가 이용할 수 있도록 테스트 조건에 따라 테스트 패턴 데이터를 추출하여 테스트 패턴을 생성하고, 테스트하고자 하는 테스트 대상 디바이스(DUT)와의 고속 통신블록의 모델 종류에 따라 어떤 방식으로 테스트 대상 디바이스(DUT)의 테스트 장치와 고속 통신할 것인지에 대한 모델의 선택을 제어하고, 상기 테스트 패턴을 기초로 테스트 대상 디바이스(DUT)의 테스트를 제어하며, 그 결과를 수신 받는다.
즉, 데이터 처리 블록은 측정이나 검사, 조사를 통하여 얻은 테스트 데이터를 고속으로 처리하는 마이크로프로세서 또는 임베디드 프로세서가 내장되어 실제로 처리하는 블록이다. 데이터 처리블록에서 처리되는 데이터는 데이터 수나 문자로서 정의되며, 테스트 값에서 관측할 수 있는 현상의 측정값을 나타낸다. 1개의 데이터(datum)는 관측된 현상의 1개의 측정값이다. 측정 정보는 여러 개의 자료로부터 알고리즘에 따라 이끌어내거나 논리적으로 연역되거나 통계적으로 계산하는 등의 방법으로 구할 수 있다.
데이터 처리블록에서 생성되는 테스트 패턴은 사용자가 저장한 프로그램에 따라 원하는 패턴의 신호를 출력하도록 하는 ALPG(Algorithm Pattern Generator)로 생성할 수 있는데, 상기 ALPG는 FPGA(Field Progammable Gate Array) 등을 사용하여 구현할 수가 있는 것이다.
FPGA는 프로그래머블 논리 요소와 프로그래밍 가능한 내부선이 포함된 테스트 대상 디바이스(DUT)이다. 프로그래머블 논리요소는 AND, OR, XOR, NOT, 더 복잡한 디코더나 계산기능의 조합기능같은 기본적인 논리 게이트의 기능을 복제하여 프로그래밍할 수 있다. 대부분의 FPGA는 프로그래밍 가능한 논리요소에 간단한 플립플롭이나 더 복잡한 메모리 블록으로 구성된 메모리 요소를 포함한다.
데이터 처리블록에서 처리된 데이터는 계층 통신 블록으로 전송된다. 계층 통신 블록은 2개의 노드가 다른 장치의 개입 없이 직접 대등한 지위로 상호 통신하는 블록으로, 일반적으로 개방시스템 상호연결(OSI, Open System Interconnection)의 7개 계층으로 구성된 블록에서 계층 간에 데이터를 전달하는 블록이다. 본 발명의 계층통신블록에서 사용되는 계층은 크게, 물리적 계층과 데이터 링크계층 및 네트워크 계층 또는 전송계층으로 나눌 수 있다. 물론 OSI(개방시스템 상호연결)의 7개 계층 모두로 구성될 수 있거나, 그 중에 몇 개의 계층으로 구성될 수도 있다.
물리적 계층에서는 상위 계층에서 전송되어온 데이터를 어떤 전송 매체를 통하여 어떤 전기적 신호로 전송할 것인가를 담당하게 된다. 데이터 링크 계층에서는 잡음이 없는 인접한 노드간의 물리적 회선을 네트워크 계층이 사용할 수 있도록 전송오류가 없는 통신 채널로 변화시킨다. 즉, 데이터 링크 계층은 링크 레벨을 연결을 시작하고, 상위 계층에서 전달받은 데이터를 프레임으로 잘라서 물리 계층으로 전달해 준다. 또한 오류 복구를 위해 송수신자간의 전송확인을 위한 인식(Ack, NAck)을 교환하고, 프레임 내의 제어 데이터의 확인을 통해 프레임내의 데이터가 정확한지를 검증한다. 네트워크 계층에서는 송신측과 수신측 사이에 보이지 않는 논리적 링크를 구성하며, 데이터를 프레임 또는 패킷단위로 분할하여 전송하거나 결합시키는 역할을 한다. 또한 프레임 또는 패킷 단위의 데이터 전송을 위해 최적의 경로를 찾아주는 라우팅 기능도 제공하고 있다. 전송계층에서는 각종 세션 계층에서 넘어온 데이터를 세그먼트(Segment) 단위로 분할하며, 오류 검출코드를 추가할 수 있다.
본 발명의 계층 통신 블록은 호스트 단말기의 물리계층, 데이터 링크 계층, 데이터 운송제어 계층 및 응용 계층과 테스트 대상 디바이스(DUT)의 물리계층, 데이터 링크 계층, 데이터 운송제어 계층 및 응용 계층이 각각 데이터를 주고 받을 수 있도록 통신하도록 하는 블록이다.
고속 통신블록은 상기 계층 통신 블록에서 프레임 또는 패킷 단위로 전송되는 데이터를 상기 반도체 테스트 장치에 고속으로 전송하기 위하여 도 4에 나타난 바와 같이 직렬 ATA(SATA, Serial ATA) 또는 SAS(Serial Attached SCSI) 또는 PCIe(PCI express) 인터페이스로 구성되어 있다. 즉, 계층 통신 블록에서 전송된 데이터를 테스트 대상 반도체(DUT)에 전송하기 위하여 각종 인터페이스를 사용하게 되는데, 본 발명에서는 SATA 인터페이스, SAS 인페페이스, PCIe 인터페이스 중 어느 하나의 인터페이스를 사용한다. SATA 인터페이스는 기존의 IDE 방식의 인터페이스를 직렬 연결로 연결방식을 변경하여, IDE와 같은 점퍼 또는 버퍼의 설정 등이 필요없고, 하나의 기기 속도가 다른 기기 속도에 영향을 미치지 않고 독립적으로 작동하도록 하여주는 인터페이스이다. SAS는 SCSI의 직렬연결 버전으로 연결자체의 번잡함을 줄여주는 효과가 있다. PCIe 인터페이스는 PCI SIG가 책정한 입출력을 위한 직렬 구조의 인터페이스이다.
이와 같은 인터페이스 중에서 어느 하나의 인터페이스를 적응적으로 사용하기 위하여 멀티플렉서(Multiplexer, Mux)가 포함되어 있다.
메모리 블록은 계층 통신 블록에서 전송된 데이터를 저장하는 역할을 수행한다. 메모리 블록은 데이터 링크 계층의 포맷, FIS(Frame Information Structure) 포맷 또는 ATA(Advanced Technology Attachment) 포맷 중 어느 하나를 데이터로 더 저장하며, 상기 메모리 블록에 저장된 데이터는 상기 사용자 단말기의 모니터 또는 화면에 출력될 수 있다.
도 6, 7, 8은 메모리 블록에 저장된 링크 계층의 포맷과 FIS 포맷 및 ATA 포맷을 보여준다.
먼저 도 6의 링크 계층 포맷의 특징에 대해 설명한다.
도6의 링크 계층 포맷에서는 Frame X의 데이터 값을 나타내고 있는데, 이러한 데이터 값은 테스트 측정의 파라미터에 따라 달라질 수 있으며, 그 순서도 특별한 규약이 없는 한, 통상의 데이터 프레임 구조에 따른다.
여기서 CRC(Cyclic Redundancy Check)는 오류검출코드로서, 메모리 블록 또는 계층간의 데이터를 전송할 때 전송 중 데이터에 오류가 발생하였는지 확인하기 위하여 덧붙여지는 코드이다.
CRC 처리과정을 간략히 설명하면 다음과 같다. 송신부에서는 먼저 임의의 CRC 발생코드를 선정하며, CRC 발생코드의 최고차 차수만큼 원래 데이터의 뒤에 ‘0’을 붙이며, 원래의 데이터와 데이터 뒤에 붙인 ‘0’을 XOR 연산하여 CRC 발생코드로 나눈다. 그 나머지가 ‘0’이면 그대로 데이터를 전송하며, 나머지가 ‘0’이 아니면 원래 데이터에 나머지를 붙여 전송하게 된다. 수신 장치에서는 수신된 코드를 동일한 CRC 발생코드로 나누어 나머지가 ‘0’이면 오류가 발생하지 않은 것이고, 나머지가 ‘0’이 아니면 전송과정에서 오류로 인식하게 된다. 따라서, 사용자는 메모리 블록에 저장된 CRC의 데이터만으로도 링크 계층과정에서 오류가 있었는지 여부를 알 수 있게 되는 것이다.
또한, 역으로 사용자는 원래의 데이터에 CRC 에러를 일부러 첨가하여 전송할 수도 있다. 이때 원하는 CRC 에러가 발생되지 않는다면 테스트 대상 디바이스의 테스트에 오류가 있다는 것을 알 수 있게 되는 것이다.
이와 마찬가지로 도 7의 프레임 정보 구조(FIS) 포맷 및 도 8의 ATA 포맷에서는 데이터 전송시 오류가 발생하였는지 여부에 대한 결과값을 논리적 블록 어드레스인 LBA(Logical Block Address)에 저장하게 되며, 사용자는 메모리 블록에 저장된 LBA의 데이터값만으로 데이터 전송시에 오류가 발생하였는지 여부를 알수 있게 되는 것이다.
따라서, 사용자는 메모리 블록에 저장된 데이터 포맷을 살펴보고, 테스트시에 어떤 테스트 대상 디바이스(DUT)가 테스트에 실패하였는지를 알 수 있으며, 실패 이유와 유형 등을 파악할 수 있다.
데이터 흐름 제어블록은 흐름 제어블록에서 제어된 데이터 처리 속도를 통해 메모리 블록에 저장되는 데이터의 흐름을 제어하는 역할을 수행한다. 또한, 데이터 흐름 제어블록은 메모리 블록에 저장되는 데이터의 흐름을 제어하기 위하여 데이터 전송 처리에 관한 파라미터를 수신받거나 송신한다.
도 5는 데이터 흐름 제어블록과 메모리 블록의 관계를 보여준다.
데이터 흐름 제어블록의 벡터 메모리에는 테스트 대상 디바이스(DUT)로부터 테스트된 결과에 대한 기대치 또는 예상치가 저장되어 있다.
테스트 대상 디바이스(DUT)에서 테스트된 결과가 데이터 처리블록에 전달되면, 데이터 처리블록은 전달받은 테스트 데이터를 계층 통신블록을 통해 메모리 블록 및 데이터 흐름 제어블록으로 전송한다. 데이터 흐름 제어블록에서는 벡터 메모리에 저장되어 있는 데이터와 테스트 데이터를 비교하여, 벡터 메모리에 저장되어 있는 데이터와 테스트 데이터가 동일하면 테스트를 패스한 것으로 인식하며, 상이하면 실패처리부에 실패 신호를 전송하게 된다. 이때 실패 처리부는 실패된 테스트 데이터의 유형과 내용을 메모리 블록의 실패 메모리에 저장하게 된다.
따라서, 사용자는 메모리 블록에 저장된 링크 계층 포맷, ATA 포맷 또는 FIS 포맷뿐만 아니라 실패 메모리에 저장된 데이터를 실시간으로 사용자의 모니터 또는 디스플레이로 출력하여 읽음으로써 테스트 실패에 대한 유형과 내용을 파악할 수 있게 된다.
본 발명의 실시예 2에서는 종래 기술에서 통신 제어블록이 더 추가되어 있다. 통신 제어블록은 흐름 제어블록에서 제어된 데이터 처리 속도를 상기 고속 통신 블록으로 전달하는 역할을 한다. 통신 제어블록에서 고속 통신 블록으로 전달된 처리속도에 따라 반도체 테스트 장치에서 반도체 테스트를 실시하게 된다.
이때 본 발명의 테스트 데이터 분석장치에서는 메모리 블록의 실패 메모리에 저장된 데이터를 실시간으로 사용자의 모니터 또는 디스플레이로 출력하여 읽음으로써 테스트 실패에 대한 유형과 내용을 파악할 수 있으므로, 이러한 테스트 결과에 따라 통신 제어블록에서 데이터 처리속도의 전송을 달리할 수 있도록 통신을 제어한다.
또한, 도 3과 같이 본 발명의 실시예에서는 통신 제어블록과 메모리 블록이 같이 있을 수도 있다.
이때 본 발명의 테스트 데이터 분석장치에서는 메모리 블록에 저장된 링크 계층 포맷, ATA 포맷 또는 FIS 포맷과 실패 메모리에 저장된 데이터를 실시간으로 사용자의 모니터 또는 디스플레이로 출력하여 읽음으로써 테스트 실패에 대한 유형과 내용을 파악할 수 있으므로, 이러한 테스트 결과에 따라 통신 제어블록에서 데이터 처리속도의 전송을 달리할 수 있도록 통신을 제어한다.
이하에서는 본 발명의 테스트 데이터 분석방법에 대하여 간략히 설명한다.
본 발명에 따른 테스트 데이터 분석방법은 사용자 단말기에서 사용자로부터 테스트 대상 디바이스(DUT)의 테스트 조건을 입력받고 데이터 처리부에서 테스트 조건에 따라 테스트 패턴 데이터를 추출하여 테스트 패턴을 생성한다.
이때 고속 통신 블록은 테스트 패턴을 상기 테스트 대상 디바이스(DUT)로 전송하고, 테스트 패턴에 따라 테스트 대상 디바이스(DUT)를 테스트한 결과를 테스트 데이터로 수신받는다.
메모리 블록은 테스트 데이터를 링크 계층 포맷, 프레임 정보구조(FIS) 포맷 또는 ATA 포맷 중 하나로 저장하며, 데이터 흐름 제어 블록은 테스트 데이터에 따라 데이터 흐름 제어블록에서 테스트 실패 여부를 판단하고, 실패시 발생한 실패정보를 처리하여 메모리 블록에 저장한다. 데이터 흐름 제어블록은 테스트 데이터가 테스트 예상 데이터와 상이할 경우 이를 실패 데이터로 처리하며, 실패 데이터 횟수와 실패 데이터의 유형을 메모리 블록에 저장한다.
사용자는 메모리 블록에 저장하는 단계 이후에 상기 메모리 블록에 저장된 테스트 데이터는 모니터 또는 디스플레이 장치에 출력되어 테스트 대상 디바이스(DUT)의 테스트 패스 여부를 실시간으로 분석하거나, 실패 메모리의 실패 데이터 횟수와 실패 데이터의 유형이 모니터 또는 디스플레이 장치에 출력하여, 테스트 대상 디바이스(DUT)의 테스트 패스 여부를 실시간으로 분석하게 된다.
따라서, 본 발명에 따른 테스트 데이터 분석장치 및 방법에서는 테스트 대상 디바이스(DUT)의 테스트시 오류가 발생하였을 경우, 본 발명에 의한 메모리 블록에 저장된 데이터 포맷 또는 실패 메모리에 저장된 실패 유형 또는 내용을 사용자가 파악하는 것이 가능하게 되어 실시간으로 테스트 대상 디바이스(DUT)의 테스트 결과를 모니터링할 수 있게 된다.

Claims (13)

  1. 사용자로부터 테스트 대상 디바이스(DUT)의 테스트 조건을 입력받기 위한 사용자 단말기와;
    상기 테스트 조건에 따라 테스트 패턴 데이터를 추출하여 테스트 패턴을 생성하는 데이터 처리블록과;
    상기 테스트 패턴을 상기 테스트 대상 디바이스(DUT)로 전송하며, 테스트 대상 디바이스(DUT)의 테스트 데이터를 테스트 대상 디바이스(DUT)로부터 수신받는 고속 통신 블록과;
    상기 테스트 데이터를 링크 계층 포맷, 프레임 정보구조(FIS) 포맷 또는 ATA 포맷 중 하나로 저장하는 메모리 블록과;
    상기 테스트 데이터에 따라 테스트 실패 여부를 판단하고, 실패시 발생한 실패정보를 처리하여 메모리 블록에 저장하는 데이터 흐름 제어블록을 포함하는 것을 특징으로 하는
    테스트 데이터 분석장치.
  2. 제1항에 있어서, 상기 고속 통신 블록은 직렬 ATA(Serial ATA, SATA) 또는 SAS(Serial Attached SCSI) 또는 PCIe(PCI express) 인터페이스를 포함하는 다중 인터페이스기와 인터페이스 선택신호에 따라 적응적으로 인터페이스를 선택하는 멀티플렉서를 포함하는 것을 특징으로 하는
    테스트 데이터 분석장치.
  3. 제1항에 있어서, 사용자 단말기로부터 입력받은 상기 테스트 조건을 데이터 처리블록 및 고속 통신 블록으로 전송하며,
    상기 테스트 대상 디바이스(DUT)의 테스트 결과를 고속 통신 블록으로부터 수신받아 데이터 처리블록 및 사용자 단말기로 전송하는 통신 제어블록을 더 포함하는 것을 특징으로 하는
    테스트 데이터 분석장치.
  4. 제1항에 있어서, 상기 테스트 조건을 데이터 처리블록 및 계층 통신블록에서 처리할 수 있는 속도로 전송하도록 데이터 처리속도 및 전송속도를 제어하는 흐름 제어블록을 더 포함하는 것을 특징으로 하는
    테스트 데이터 분석장치.
  5. 사용자로부터 테스트 대상 디바이스(DUT)의 테스트 조건을 입력받기 위한 사용자 단말기와;
    상기 테스트 조건에 따라 테스트 패턴 데이터를 추출하여 테스트 패턴을 생성하는 데이터 처리블록과;
    상기 테스트 패턴을 상기 테스트 대상 디바이스(DUT)로 전송하며, 테스트 대상 디바이스(DUT)의 테스트 데이터를 테스트 대상 디바이스(DUT)로부터 수신받는 고속 통신 블록과;
    사용자 단말기로부터 입력받은 상기 테스트 조건을 데이터 처리블록 및 고속 통신 블록으로 전송하며, 상기 테스트 대상 디바이스(DUT)의 테스트 결과를 고속 통신 블록으로부터 수신받아 데이터 처리블록 및 사용자 단말기로 전송하는 통신 제어블록과;
    상기 테스트 데이터에 따라 테스트 실패 여부를 판단하고, 실패시 발생한 실패정보를 처리하여 메모리 블록에 저장하는 데이터 흐름 제어블록을 포함하는 것을 특징으로 하는
    테스트 데이터 분석장치.
  6. 제5항에 있어서, 상기 고속 통신 블록은 직렬 ATA(Serial ATA, SATA) 또는 SAS(Serial Attached SCSI) 또는 PCIe(PCI express) 인터페이스를 포함하는 다중 인터페이스기와 인터페이스 선택신호에 따라 적응적으로 인터페이스를 선택하는 멀티플렉서를 포함하는 것을 특징으로 하는
    테스트 데이터 분석장치.
  7. 제1항 또는 제5항에 있어서, 상기 테스트 조건을 데이터 처리블록 및 계층 통신블록에서 처리할 수 있는 속도로 전송하도록 데이터 처리속도 및 전송속도를 제어하는 흐름 제어블록을 더 포함하는 것을 특징으로 하는
    테스트 데이터 분석장치.
  8. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 메모리 블록에 저장된 테스트 데이터는 모니터 또는 디스플레이 장치에 출력되어 테스트 대상 디바이스(DUT)의 테스트 패스 여부와 테스트 실패 유형이 실시간으로 분석되는 것을 특징으로 하는
    테스트 데이터 분석장치.
  9. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 데이터 흐름 제어블록은 상기 테스트 데이터가 테스트 예상 데이터와 상이할 경우 이를 실패 데이터로 처리하며, 실패 데이터 횟수와 실패 데이터의 유형을 메모리 블록에 저장하는 것을 특징으로 하는
    테스트 데이터 분석장치.
  10. 사용자로부터 테스트 대상 디바이스(DUT)의 테스트 조건을 입력받는 단계;
    상기 테스트 조건에 따라 테스트 패턴 데이터를 추출하여 테스트 패턴을 생성하는 단계;
    상기 테스트 패턴을 상기 테스트 대상 디바이스(DUT)로 전송하는 단계;
    상기 테스트 패턴에 따라 상기 테스트 대상 디바이스(DUT)를 테스트하여 테스트 결과를 테스트 데이터로 수신받는 단계;
    상기 테스트 데이터를 링크 계층 포맷, 프레임 정보구조(FIS) 포맷 또는 ATA 포맷 중 하나로 메모리 블록에 저장하는 단계;
    상기 테스트 데이터에 따라 데이터 흐름 제어블록에서 테스트 실패 여부를 판단하고, 실패시 발생한 실패정보를 처리하는 단계를 포함하는
    테스트 데이터 분석방법.
  11. 제 10 항에 있어서, 상기 메모리 블록에 저장하는 단계 이후에 상기 메모리 블록에 저장된 테스트 데이터는 모니터 또는 디스플레이 장치에 출력되어 테스트 대상 디바이스(DUT)의 테스트 패스 여부를 실시간으로 분석하는 단계를 더 포함하는
    테스트 데이터 분석방법
  12. 제10항에 있어서, 상기 실패정보를 처리하는 단계는 상기 데이터 흐름 제어블록에서 상기 테스트 데이터가 테스트 예상 데이터와 상이할 경우 이를 실패 데이터로 처리하며, 메모리 블록에 실패 데이터 횟수와 실패 데이터의 유형을 저장하는 단계인 것을 특징으로 하는
    테스트 데이터 분석방법.
  13. 제 12항에 있어서, 상기 실패 데이터 횟수와 실패 데이터의 유형이 모니터 또는 디스플레이 장치에 출력되어, 테스트 대상 디바이스(DUT)의 테스트 패스 여부를 실시간으로 분석하는 단계를 더 포함하는 것을 특징으로 하는
    테스트 데이터 분석방법.
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