CN103777131A - 集成电路测试系统及测试方法 - Google Patents
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Abstract
本发明提供了一种集成电路测试系统及测试方法，其中，所述集成电路测试系统包括：多台测试机及一台探针台，所述探针台与所述多台测试机信号连接；当探针台定位到一待测芯片后，所述探针台同时向所述多台测试机发送SOT信号。在此，采用了多台测试机，由此便能减少对待测芯片的检测周期，提高检测效率，降低检测成本。
Description
技术领域
本发明涉及集成电路测试技术领域，特别涉及一种集成电路测试系统及测试方法。
背景技术
集成电路芯片（integrated circuit chip，IC芯片）的电性测试在半导体制作工艺（semiconductor process）的各阶段中都是相当重要的。每一个IC芯片都必须接受测试以确保其电性功能（electrical function）。
在集成电路芯片的测试过程中，使用的测试设备主要包括：测试机（Automatic Test Equipment，ATE）及探针台（prober）。其中，测试机是用于晶圆和其他成品测试的一种专用设备，可以实现各种电性参数的测量，以检测集成电路芯片的电性功能。探针台是集成电路制造过程中用于晶圆测试的一种设备，主要完成晶圆的固定步距移动。
请参考图1，其为现有的集成电路测试系统的框结构示意图。如图1所示，现有的集成电路测试系统1包括：一台测试机10及一台探针台11，所述测试机10与所述探针台11信号连接。所述集成电路测试系统1通过如下步骤实现对集成电路芯片（待测芯片）的检测：
（1）将晶圆放置在探针台上11，所述晶圆包括多个集成电路芯片（待测芯片）；
（2）移动探针台11，使得探针台11定位到一待测芯片，即使得待测芯片与一探针卡接触；
（3）探针台11向测试机10发送SOT信号（即开始测试的信号），测试机10接收到SOT信号后对待测芯片进行电流、电压、频率等电性参数测试；
（4）测试完成后，测试机10向探针台11发送EOT信号（即完成测试的信号）及BIN信号（即测试结果信号）；
（5）探针台11接收到EOT信号及BIN信号后定位到下一个待测芯片，并重复执行步骤（3）~（4），即进行下一个测试循环，直至完成整个晶圆的测试，此时，探针台11向测试机10发送waferend信号（即晶圆测试结束的信号）。
通过现有的集成电路测试系统能够实现对于待测芯片的电性功能检测，但是效率不高。特别的，当待测芯片中有多个功能电路需要检测，而一台测试机同一时刻只能检测其中部分功能电路时，将导致对该待测芯片的检测周期变长，从而降低了检测效率，提高了检测成本。
发明内容
本发明的目的在于提供一种集成电路测试系统及测试方法，以解决现有技术中集成电路测试系统的检测效率低、检测成本高的问题。
为解决上述问题，本发明提供一种集成电路测试系统，包括：多台测试机及一台探针台，所述探针台与所述多台测试机信号连接；
当探针台定位到一待测芯片后，所述探针台同时向所述多台测试机发送SOT信号。
可选的，在所述的集成电路测试系统中，还包括一分信号电路，所述分信号电路能够同时发送多个输出信号，所述探针台通过所述分信号电路与所述多台测试机信号连接。
可选的，在所述的集成电路测试系统中，所述分信号电路包括一反相器及与所述反相器连接的译码器，其中，所述反相器的输入端与所述探针台连接，所述反相器的输出端与所述译码器连接，所述译码器的多个输出端分别与所述多台测试机连接。
可选的，在所述的集成电路测试系统中，还包括一或门电路，每台测试机的EOT信号输出端均与所述或门电路的输入端连接，所述或门电路的输出端与所述探针台的第一输入端连接。
可选的，在所述的集成电路测试系统中，还包括一与门电路，每台测试机的BIN信号输出端均与所述与门电路的输入端连接，所述与门电路的输出端与所述探针台的第二输入端连接。
可选的，在所述的集成电路测试系统中，还包括一计数器，所述计数器的输入端与所述与门电路的输出端连接，所述计数器的输出端与所述探针台的第二输入端连接。
本发明还提供一种集成电路测试系统的测试方法，其中，所述集成电路测试系统包括多台测试机及一台探针台，所述探针台与所述多台测试机信号连接；所述测试方法包括：
所述探针台定位到一待测芯片；
当探针台定位到一待测芯片后，所述探针台同时向所述多台测试机发送SOT信号；
所述多台测试机接收到SOT信号后，对所述待测芯片进行电性测试。
可选的，在所述的集成电路测试系统的测试方法中，还包括：
所述多台测试机完成对所述待测芯片的电性测试后，通过一或门电路向所述探针台发送EOT信号，并通过一与门电路向所述探针台发送BIN信号。
可选的，在所述的集成电路测试系统的测试方法中，所述多台测试机完成对所述待测芯片的电性测试后，通过一与门电路及一计数器向所述探针台发送BIN信号。
在本发明提供的集成电路测试系统及测试方法中，采用了多台测试机，由此便能减少对待测芯片的检测周期，提高检测效率，降低检测成本。
附图说明
图1是现有的集成电路测试系统的框结构示意图；
图2是本发明实施例的集成电路测试系统的框结构示意图；
图3是本发明实施例的分信号电路的结构示意图。
具体实施方式
以下结合附图和具体实施例对本发明提出的集成电路测试系统及测试方法作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
请参考图2，其为本发明实施例的集成电路测试系统的框结构示意图。如图2所示，所述集成电路测试系统2包括：多台测试机20及一台探针台21，所述探针台21与所述多台测试机20信号连接；当探针台21定位到一待测芯片后，所述探针台21同时向所述多台测试机20发送SOT信号。
在本实施例中，所述测试机20的数量为两台，分别用标记“20a”和“20b”加以表示。在本发明的其他实施例中，所述测试机20的数量可以为更多台，例如三台、四台、五台等。假设一待测芯片内功能电路需要三台测试机同时工作，才能在一个检测周期内完成，则优选的，所述测试机20的数量选用为三台。对此，可根据具体测试情况以确定测试机20的选用数量，本申请并不做限定。
在此，由于采用了多台测试机20，由此便能减少对待测芯片的检测周期，提高检测效率，降低检测成本。
在本实施例中，通过一分信号电路，实现所述探针台21同时向测试机20a及测试机20b（以下用第一测试机20a及第二测试机20b加以区分）发送SOT信号。其中，所述分信号电路能够同时发送多个输出信号，所述探针台21通过所述分信号电路与所述多台测试机20（即第一测试机20a及第二测试机20b）信号连接。
具体的，请参考图3，其为本发明实施例的分信号电路的结构示意图。如图3所示，所述分信号电路30包括：一反相器31及与所述反相器31连接的译码器32，其中，所述反相器31的输入端与所述探针台21（图3中未示出，可相应参考图2）连接，所述反相器31的输出端与所述译码器32连接，所述译码器32的多个输出端分别与所述多台测试机20连接（即第一测试机20a及第二测试机20b连接，图3中未示出，可相应参考图2）。
即在本实施例中，所述反相器31的输入端作为所述分信号电路30的输入端，与所述探针台21连接；所述译码器32的输出端作为所述分信号电路30的输出端，与第一测试机20a及第二测试机20b连接。
在此，选用一反相器31将所述探针台21发出的SOT信号反相，之后再送给所述译码器32以得到多个输出信号提供给多台测试机20。由此，可以保证信号传递的可靠性，防止探针台21发出的SOT信号由于信号抖动等原因，造成测试机20的误操作。
通常的，探针台21发出的SOT信号是一个低电平有效的信号。因此，在本实施例中，所述反相器31选用一74LS04芯片，所述译码器32选用一2803芯片实现，其中，所述反相器31能够将接收到的低电平信号反相成高电平信号；而所述2803芯片又能够实现接收一高电平信号之后，同时输出多个低电平信号，从而实现将低电平的SOT信号同时传送给第一测试机20a及第二测试机20b。其中，所述2803芯片一电源管脚可与一电阻连接，优选的，所述电阻的阻值为4.7千欧。由此，可防止所述2803芯片的输出信号浮动，从而提高所述2803芯片输出信号的可靠性，进而保证所述集成电路测试系统2的可靠性。
因此，所述探针台21通过上述分信号电路30向测试机20发送SOT信号的具体传递过程如下：
所述探针台21发出一低电平的SOT信号；所述反相器31接收所述所述低电平的SOT信号，反相成高电平信号，将该高电平信号发送给译码器32；所述译码器32接收该高电平信号，（在此）同时输出两个低电平信号，分别提供给第一测试机20a及第二测试机20b。
接着，所述第一测试机20a及第二测试机20b接收到所述SOT信号后，便可对所述待测芯片进行电性测试。
当所述第一测试机20a及第二测试机20b完成对于待测芯片的测试之后，将发送EOT信号及BIN信号给探针台21。通常的，EOT信号也是一个低电平有效信号；而对于所述BIN信号，若是一高电平信号，则表明所述待测芯片测试通过；若是一低电平信号，则表明所述待测芯片测试不通过。
因此，在本实施例中，优选的，所述集成电路测试系统2还包括一或门电路及一与门电路（图2中未示出），每台测试机20的EOT信号输出端均与所述或门电路的输入端连接，所述或门电路的输出端与所述探针台21的第一输入端连接；每台测试机20的BIN信号输出端均与所述与门电路的输入端连接，所述与门电路的输出端与所述探针台21的第二输入端连接。其中，所述或门电路可通过一74LS32芯片实现，所述与门电路可通过一74LS08芯片实现。
对于EOT信号，由于是低电平有效，而所述第一测试机20a及第二测试机20b发出的EOT信号又通过一或门电路传递给所述探针台21，因此，只有在所述第一测试机20a及第二测试机20b均为低电平的EOT信号时，所述探针台21才能得到本轮测试结束的信号。从而保证了探针台21定位到下一个测试芯片的可靠性，即保证了所述集成电路测试系统2的可靠性。
而对于BIN信号，由于是高电平信号表明所述待测芯片测试通过，而所述第一测试机20a及第二测试机20b发出的BIN信号又通过一与门电路传递给所述探针台21，因此，若有一个测试机20检测到待测芯片不通过测试，所述探针台21便可得知所述待测芯片是坏的，进而可以在所述待测芯片上做出标记。
进一步的，所述集成电路测试系统2还包括一计数器（图2中未示出），所述计数器的输入端与所述与门电路的输出端连接，所述计数器的输出端与所述探针台21的第二输入端连接。在本实施例中，由于BIN信号的输出与检测到待测芯片的缺陷时间有关，也就是说所述第一测试机20a及第二测试机20b发出的BIN信号往往存在不同步。因此，在本实施例中，通过一计数器可检测出所述待测芯片的缺陷严重程度，即对于所述第一测试机20a及第二测试机20b的检测均不通过，还是仅通过其中一个，从而进一步了解所述待测芯片的产品质量。
相应的，本实施还提供了利用上述集成电路测试系统2对待测芯片进行检测的测试方法。所述方法包括：
S40：所述探针台21定位到一待测芯片；
S41：当探针台21定位到一待测芯片后，所述探针台21同时向所述多台测试机20（即第一测试机20a及第二测试机20b）发送SOT信号；
S42：所述多台测试机20（即第一测试机20a及第二测试机20b）接收到SOT信号后，对所述待测芯片进行电性测试。
进一步的，所述多台测试机20完成对所述待测芯片的电性测试后，通过一或门电路向所述探针台21发送EOT信号，并通过一与门电路向所述探针台21发送BIN信号。所述多台测试机20完成对所述待测芯片的电性测试后，通过一与门电路及一计数器向所述探针台21发送BIN信号。
在完成对一个待测芯片的测试之后，所述探针台21定位到下一个待测芯片，并重复执行步骤S41及S42，直至将晶圆上的所有待测芯片都完成检测。当完成了对晶圆上的所有待测芯片的检测后，所述探针台21向所述第一测试机20a及第二测试机20b发出waferend信号，结束检测。其中，所述探针台21可通过与发送SOT相同的方式，向所述第一测试机20a及第二测试机20b发出waferend信号。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (9)
1.一种集成电路测试系统，其特征在于，包括：多台测试机及一台探针台，所述探针台与所述多台测试机信号连接；
当探针台定位到一待测芯片后，所述探针台同时向所述多台测试机发送SOT信号。
2.如权利要求1所述的集成电路测试系统，其特征在于，还包括一分信号电路，所述分信号电路能够同时发送多个输出信号，所述探针台通过所述分信号电路与所述多台测试机信号连接。
3.如权利要求2所述的集成电路测试系统，其特征在于，所述分信号电路包括一反相器及与所述反相器连接的译码器，其中，所述反相器的输入端与所述探针台连接，所述反相器的输出端与所述译码器连接，所述译码器的多个输出端分别与所述多台测试机连接。
4.如权利要求1所述的集成电路测试系统，其特征在于，还包括一或门电路，每台测试机的EOT信号输出端均与所述或门电路的输入端连接，所述或门电路的输出端与所述探针台的第一输入端连接。
5.如权利要求1所述的集成电路测试系统，其特征在于，还包括一与门电路，每台测试机的BIN信号输出端均与所述与门电路的输入端连接，所述与门电路的输出端与所述探针台的第二输入端连接。
6.如权利要求5所述的集成电路测试系统，其特征在于，还包括一计数器，所述计数器的输入端与所述与门电路的输出端连接，所述计数器的输出端与所述探针台的第二输入端连接。
7.一种集成电路测试系统的测试方法，其中，所述集成电路测试系统包括多台测试机及一台探针台，所述探针台与所述多台测试机信号连接；所述测试方法包括：
所述探针台定位到一待测芯片；
当探针台定位到一待测芯片后，所述探针台同时向所述多台测试机发送SOT信号；
所述多台测试机接收到SOT信号后，对所述待测芯片进行电性测试。
8.如权利要求7所述的集成电路测试系统的测试方法，其特征在于，还包括：
所述多台测试机完成对所述待测芯片的电性测试后，通过一或门电路向所述探针台发送EOT信号，并通过一与门电路向所述探针台发送BIN信号。
9.如权利要求8所述的集成电路测试系统的测试方法，其特征在于，所述多台测试机完成对所述待测芯片的电性测试后，通过一与门电路及一计数器向所述探针台发送BIN信号。
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| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
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