CN107872208A - 一种时钟信号丢失检测的装置 - Google Patents

Abstract

本发明实施例公开了一种时钟信号丢失检测的装置，包括：第一延时单元，第二延时单元，D触发器，第一非门，第二非门，与门；其中，所述第一延时单元的输入端、D触发器的时钟端、以及第二非门的输入端分别接入时钟信号，所述第一延时单元的输出端在串接所述第一非门后连接所述D触发器的复位端，所述D触发器的D端连接电源，所述第二非门的输出端连接所述与门的第一输入端，所述D触发器的Q端连接所述与门的第二输入端，所述与门的输出端连接所述第二延时单元的输入端；所述第二延时单元输出的下降沿延时后的脉冲信号用于指示所述时钟信号丢失，所述第二延时单元输出的高电平信号用于指示所述时钟信号未丢失。

Description

一种时钟信号丢失检测的装置

技术领域

本发明涉及信号检测技术领域，尤其涉及一种时钟信号丢失检测的装置。

背景技术

传统的时钟丢失检测装置是对输入时钟信号和参考时钟信号的周期个数进行同时计数，通过比较固定时间段内输入时钟信号和参考时钟信号的周期个数，判定输入时钟信号是否丢失。图1为现有技术中时钟丢失检测原理图，如图1所示，同时对输入时钟信号和参考时钟信号的周期进行计数，当参考时钟信号的计数值达到设定的计数阈值M后，判断此时输入时钟信号的计数值N与参考时钟信号计数值M的大小关系，当M大于N时，判断输入时钟信号丢失，当M小于等于N时，判断输入时钟信号未丢失。

传统的时钟丢失检测装置，优点是实现原理简单直观，可以通过数字电路直接实现，缺点是需要额外的参考信号，增加了额外的电路设计工作。此外，传统时钟信号丢失检测方法的检测精度与参考时钟信号的计数值M有关，M值越大，检测结果越精确，但也会降低检测速度，无法实现快速且高精度的检测输入时钟信号丢失情况。

目前，为了提高时钟信号丢失检测速度，在传统的时钟丢失检测装置的基础上衍生出了一种快速时钟丢失检测装置，该装置的基本工作原理是：在待检测的时钟信号一个周期内，判断参考时钟信号的周期个数P是否满足设定的计数阈值Q。其中，Q根据待检测的时钟信号的频率计算得出，例如需要检测频率为1MHz的时钟信号是否丢失，输入的参考时钟信号频率为10MHz，那么此时的计数阈值设置为Q＝10。因此，在时钟信号一个周期内，如果参考时钟信号的周期个数P大于计数阈值Q，说明待检测的时钟信号的周期大于10倍的参考时钟周期0.1us，即待检测的时钟信号的频率小于1M，此时判定时钟信号丢失；相反，如果参考时钟信号的周期个数P小于等于计数阈值Q，判断时钟信号为未丢失。

对比传统的和改进的时钟信号丢失检测装置，可以看出，改进的时钟信号丢失检测装置只需要在一个输入时钟信号周期内既可检测出时钟信号是否丢失，大大提高了检测速度。但是同样存在一个缺点：该改进的装置无法检测固定电平的输入信号，且在进行时钟检测时同样需要一路固定参考时钟信号，增加了额外的电路设计工作。

发明内容

为解决上述技术问题，本发明实施例期望提供一种时钟信号丢失检测的装置和方法，在时钟信号丢失检测时，提高检测速度，简化硬件电路设计，同时也可以检测固定电平，扩大了时钟丢失检测装置的应用范围。

本发明实施例提供了一种时钟信号丢失检测的装置，包括：第一延时单元，第二延时单元，D触发器，第一非门，第二非门，与门；其中，

所述第一延时单元的输入端、D触发器的时钟端、以及第二非门的输入端分别接入时钟信号，所述第一延时单元的输出端在串接所述第一非门后连接所述D触发器的复位端，所述D触发器的D端连接电源，所述第二非门的输出端连接所述与门的第一输入端，所述D触发器的Q端连接所述与门的第二输入端，所述与门的输出端连接所述第二延时单元的输入端；

所述D触发器，用于在自身的复位端接入高电平信号时，在自身的Q端输出低电平信号；

每个延时单元，用于在自身的输入信号为脉冲信号，且自身的输入信号的频率小于频率阈值时，输出下降沿延时后的脉冲信号；在自身的输入信号为脉冲信号，且自身的输入信号的频率大于等于频率阈值时，输出高电平信号；其中，所述第二延时单元输出的下降沿延时后的脉冲信号用于指示所述时钟信号丢失，所述第二延时单元输出的高电平信号用于指示所述时钟信号未丢失。

上述方案中，每个延时单元，还用于在自身的输入信号为固定电平信号，输出所述固定电平信号；其中，所述第二延时单元输出的固定电平信号用于指示所述时钟信号丢失。

上述方案中，所述第一延时单元与所述第二延时单元是具有相同的内部结构。

上述方案中，每个延时单元还设置有控制端，每个延时单元用于在控制端接入控制信号时，基于所述控制信号确定频率阈值。

上述方案中，每个延时单元的控制信号通过控制每个延时单元内部的至少一个受控器件的接入状态确定所述频率阈值，每个受控器件的接入状态用于指示对应受控器件是否接入。

上述方案中，所述受控器件为正信道金属氧化物半导体PMOS；所述每个延时单元内部的受控器件的个数大于2时，所述每个延时单元内部的各个受控器件的宽长比不同。

上述方案中，每个延时单元接入的控制信号为电压信号或电流信号。

上述方案中，所述装置还包括：第三非门；

所述第二延时单元的输出端连接所述第三非门的输入端。

上述方案中，所述装置还包括：逻辑控制电路；所述逻辑控制电路连接所述第二延时单元的输出端或所述第三非门的输出端，

所述逻辑控制电路，用于在开始接收到所述第二延时单元或所述第三非门的输出信号时，等待n个预设的延时量后，再将当前接收的来自所述第二延时单元或所述第三非门的信号输出，n为大于0的整数，所述预设的延时量为每个延时单元的下降沿延时时间。

上述方案中，所述装置还包括：分频器；所述时钟信号通过所述分频器分别接入所述第一延时单元的输入端、D触发器的时钟端、以及第二非门的输入端。

本发明实施例提供的一种时钟信号丢失检测的装置，包括：第一延时单元，第二延时单元，D触发器，第一非门，第二非门，与门；其中，所述第一延时单元的输入端、D触发器的时钟端、以及第二非门的输入端分别接入时钟信号，所述第一延时单元的输出端在串接所述第一非门后连接所述D触发器的复位端，所述D触发器的D端连接电源，所述第二非门的输出端连接所述与门的第一输入端，所述D触发器的Q端连接所述与门的第二输入端，所述与门的输出端连接所述第二延时单元的输入端；所述第二延时单元输出的下降沿延时后的脉冲信号用于指示所述时钟信号丢失，所述第二延时单元输出的高电平信号用于指示所述时钟信号未丢失。与现有技术相比，具有电路结构简单，硬件开销小，检测速度快，可以检测固定电平，扩大了时钟丢失检测装置的应用范围。

附图说明

图1为现有技术中时钟丢失检测原理图；

图2为本发明实施例时钟信号丢失检测的装置的第一组成结构示意图；

图3为本发明实施例中改进型TSPC结构D触发器组成结构示意图；

图4为本发明实施例中可编程下降沿延时单元的组成结构示意图；

图5为本发明实施例时钟信号丢失检测的装置的第二组成结构示意图；

图6为本发明实施例中输入信号为固定电平0时的时序图；

图7为本发明实施例中输入信号为固定电平1时的时序图；

图8为本发明实施例中输入信号频率低于阈值频率时的时序图；

图9为本发明实施例中输入信号频率高于阈值频率时的时序图；

图10本发明实施例时钟信号丢失检测的装置的第三组成结构示意图；

图11为本发明实施例中逻辑控制电路的组成结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。

图2为本发明时钟信号丢失检测的装置的第一组成结构示意图，如图2所示，该装置包括：第一延时单元1，第一非门2、D触发器3、第二非门4、与门5、和第二延时单元6；其中，

所述第一延时单元1的输入端、D触发器3的时钟端、以及第二非门4的输入端分别接入时钟信号CLK_IN，所述第一延时单元1的输出端在串接所述第一非门2后连接所述D触发器3的复位端，所述D触发器3的D端连接电源，所述第二非门4的输出端连接所述与门5的第一输入端，所述D触发器3的Q端连接所述与门5的第二输入端，所述与门5的输出端连接所述第二延时单元6的输入端；

所述D触发器3，用于在自身的复位端接入高电平信号时，在自身的Q端输出低电平信号；

每个延时单元，用于在自身的输入信号为脉冲信号，且自身的输入信号的频率小于频率阈值时，输出下降沿延时后的脉冲信号；在自身的输入信号为脉冲信号，且自身的输入信号的频率大于等于频率阈值时，输出高电平信号；其中，所述第二延时单元6输出的下降沿延时后的脉冲信号用于指示所述时钟信号丢失，所述第二延时单元6输出的高电平信号用于指示所述时钟信号未丢失。

本发明实施例中，D触发器3可以是带reset具有异步复位功能的D触发器。示例性的，可以使用一种改进型TSPC结构的D触发器来实现异步复位功能，这种D触发器具有逻辑简单，硬件开销小等特点。

图3为本发明实施例中改进型TSPC结构D触发器组成结构示意图，如图3所示，改进型TSPC结构D触发器包括：由四个正信道金属氧化物半导体(Positive channel MetalOxide Semiconductor，PMOS)管(MP5、MP6、MP7、MP8)和四个负信道金属氧化物半导体(Negative channel Metal Oxide Semiconductor，NMOS)管(MN5、MN6、MN7、MN8)组成的三级反相器，一个电源输入端、一个时钟输入端、一个复位信号输入端和一个输出端。当CLK上升沿到来且复位信号输入端的输入信号Reset为低电平信号时，X节点为高电平，QN节点也为高电平，输出Q为高电平；当复位信号输入端的输入信号Reset为高电平信号时，X节点的信号为低电平信号，QN节点的信号为高电平信号，Q节点输出低电平信号。

本发明实施例装置中，所述第一延时单元1与所述第二延时单元6是具有相同的内部结构。每个延时单元还设置有控制端，每个延时单元用于在控制端接入控制信号时，基于所述控制信号确定频率阈值，每个延时单元接入的控制信号为电压信号或电流信号。

每个延时单元的控制信号通过控制每个延时单元内部的至少一个受控器件的接入状态确定所述频率阈值，每个受控器件的接入状态用于指示对应受控器件是否接入。

这里，受控器件可以为正信道金属氧化物半导体PMOS；每个延时单元内部的受控器件的个数大于2时，每个延时单元内部的各个受控器件的宽长比不同。

本发明实施例中，第一延时单元与第二延时单元可以是可编程下降沿延时单元，图4为本发明实施例中可编程下降沿延时单元的组成结构示意图，如图4所示，下降沿延时单元可以包括：

由4个PMOS管MP0-MP3组成的频率阈值调整模块、1个NMOS管MN0、一个电容C0，一个PMOS(MP4)和一个NMOS(MN1)组成的反相器。

这里，由于POMS的宽长比(Width/length，W/L)远远小于NMOS的W/L，因此，在PMOS导通时，电源VDD给电容C0的充电速度远远小于NMOS导通时给C0的放电速度。在时钟信号下降沿到来时，频率阈值调整模块中至少一个PMOS管(MP0、MP1、MP2、MP3)导通，在时钟信号上升沿到来时，NMOS管(MN0)导通，这样就可以实现对输入信号下降沿延时，上升沿基本保持不变。

本发明实施例中，可以通过电压控制信号VCTRL控制频率阈值调整模块中每个PMOS管的接入，从而设置不同的下降沿延时量，即设置不同的频率阈值。这里，VCTRL可以控制单独接入MP0、MP1、MP2或MP3，也可以控制MP0、MP1、MP2和MP3组合接入。

示例性的，MP0、MP1、MP2和MP3的W/L分别为1、2、3和4，如果电压控制信号VCTRL控制MP0和MP1并联组合接入，则组合后接入电路中的PMOS的W/L为3；如果电压控制信号VCTRL控制MP0到MP4并联组合接入，则组合后接入电路中的PMOS的W/L为10。

需要说明的是，通过给每个延时单元设置的延时量，可以用来判断输入时钟信号的半周期与延时量的关系，当输入时钟信号半周期小于等于延时量时，输出信号为固定高电平信号；当输入时钟信号半周期大于延时量时，输出信号为下降沿延时后的宽脉冲信号。

这里，每个延时单元设置的延时量也可以转换成频率阈值进行比较，当输入时钟信号的频率小于频率阈值时，输出信号为下降沿延时后的脉冲信号；当输入时钟信号的频率大于等于频率阈值时，输出信号为固定高电平信号。其中，第二延时单元6输出的低电平信号用于指示输入时钟信号丢失，第二延时单元6输出的高电平信号用于指示输入时钟信号未丢失。

这里，通过控制信号控制频率阈值调整，实现频率阈值可编程，使本发明实施例的时钟信号丢失检测装置可以适用与不同的应用场合，适用性强。

本发明实施例中，每个延时单元，还用于在自身的输入信号为固定电平信号，输出所述固定电平信号；其中，所述第二延时单元6输出的固定电平信号用于指示所述时钟信号丢失。

本发明实施例的时钟信号丢失检测装置，在检测的时钟信号丢失状态时与输入信号无关，即可检测时钟信号，也可以检测任意固定电平，实用性强。

第二实施例

为了能更加体现本发明的目的，在本发明第一实施例的基础上，进行进一步的举例说明。

图5为本发明时钟信号丢失检测的装置的第二组成结构示意图，如图5所示，时钟信号丢失检测的装置还可以包括：第三非门7，第二延时单元6的输出端连接第三非门7的输入端。

图6、图7、图8和图9为图5中本发明实施例时钟信号丢失检测的装置的各个节点的时序图，在图6到图9中，CLK_IN表示输入信号，A表示输入信号经过第一延时单元1后的输出信号，B表示A节点信号经过第一非门2后的信号，C表示D触发器3的Q端输出信号，D表示输入信号经过第二非门4后的信号，E表示C节点信号和D节点信号作为与门5的两个输入端时与门5的输出信号，F表示E节点信号经过第二延时单元6后的输出信号，LOS_OUT表示F节点信号经过第三非门7后输出的时钟丢失信号。

图6为本发明实施例中输入信号为固定电平0时的时序图，根据图6所示的本发明实施例原理如下:

当输入信号CLK_IN为固定低电平信号时，固定低电平信号作为第一延时单元1的输入信号时，由于输入信号电平没有逻辑变化，因此输出信号与输入信号保持一致，第一延时单元1的输出仍为固定低电平信号(A)；A节点信号经过第一非门2后输出为固定高电平信号(B)，B节点信号作为D触发器3的复位信号使D触发器3输出固定低电平信号(C)，时钟信号CLK_IN经过第二非门4后输出固定高电平信号(D)；C节点信号与D节点信号作为与门5的两个输入信号时，与门5输出固定低电平信号(E)；固定低电平信号作为第二延时单元6的输入信号时，输出为固定低电平信号(F)，最后F节点信号经过非门7后输出固定高电平信号；将非门7的输出信号作为时钟丢失信号，当时钟丢失信号为高电平信号时，表明输入的时钟信号丢失。

图7为本发明实施例中输入信号为固定电平1时的时序图，根据图7所示的本发明实施例原理如下：

当输入信号CLK_IN为固定高电平信号时，固定高电平信号作为第一延时单元1的输入信号时，由于输入信号电平没有逻辑变化，因此输出信号与输入信号保持一致，第一延时单元1的输出仍为固定高电平信号(A)；A节点信号经过第一非门2后输出为固定低电平信号(B)，B节点信号作为D触发器3的复位信号时，D触发器3的输出Q与D端输入的固定高电平保持一致，即输出为固定高电平信号(C)，时钟信号CLK_IN经过第二非门4后输出固定低电平信号(D)；C节点信号与D节点信号作为与门5的两个输入信号时，与门5输出固定低电平信号(E)；固定低电平信号作为第二延时单元6的输入信号时，第二延时单元输出仍为固定低电平信号(F)，最后F节点信号经过非门7后输出高电平信号；将非门7的输出信号作为时钟丢失信号，当时钟丢失信号为高电平信号时，表明输入的时钟信号丢失。

图8为本发明实施例中输入信号频率低于阈值频率时的时序图，根据图8所示的本发明实施例原理如下：

当输入信号为时钟信号时，且时钟信号的频率小于阈值频率，即时钟信号的半周期大于延时单元的延时量，在输入时钟信号下降沿到来时，第一延时单元1的输出为时钟信号下降沿被延时后的宽脉冲信号(A)。

A节点信号经过第一非门2后输出窄脉冲信号(B)，B节点信号作为D触发器3的复位信号时，D触发器3的输出为固定低电平信号(C)；可以理解的是，由于第一延时单元1的延时作用，使得第一延时单元1输出的宽脉冲信号的上升沿和下降沿相较自身的输入信号都存在延时现象，因此B节点信号作为D触发器3的复位信号时，当D触发器3的时钟端输入的时钟信号上升沿到来时，D触发器3的复位端信号仍为1，使得D触发器输出低电平信号。

时钟信号CLK_IN经过非门4后输出与时钟信号CLK_IN频率相同，逻辑0和逻辑1完全相反的方波信号(D)，C节点信号与D节点信号作为与门5的两个输入信号，与门5输出固定低电平信号(E)，经过第二延时单元6后输出为固定低电平信号(F)，最后F节点信号经过非门7后输出高电平信号；当时钟丢失信号为高电平信号时，表明输入的时钟信号丢失。

图9为本发明实施例中输入信号频率高于阈值频率时的时序图，根据图9所示的本发明实施例原理如下：

当输入信号为时钟信号时，且时钟信号的频率大于等于阈值频率，即时钟信号的半周期小于等于下降沿延时单元的延时量，在输入时钟信号下降沿到来时，第一延时单元1的输出为固定高电平信号(A)；A节点信号经过第一非门2后输出固定低电平信号(B)，B节点信号作为D触发器3的复位信号时，D触发器3输出固定高电平信号(C)，时钟信号CLK_IN经过非门4后输出与时钟信号CLK_IN频率相同，逻辑0和逻辑1完全相反的方波信号(D)，C节点信号与D节点信号作为与门5的两个输入信号，与门5输出与D节点信号完全相同的方波信号(E)，方波信号经第二延时单元后6后输出固定高电平信号(F)，最后F节点信号经过第三非门7后输出固定低电平信号；当时钟丢失信号为低电平信号时，表明输入的时钟信号未丢失。

第三实施例

为了能更加体现本发明的目的，在本发明上述实施例的基础上，进行进一步的举例说明。

图10为本发明时钟信号丢失检测的装置的第三组成结构示意图，如图10所示，时钟信号丢失检测的装置还可以包括：逻辑控制电路8；逻辑控制电路8连接第二延时单元6的输出端或第三非门的输出端7。

逻辑控制电路，用于在开始接收到所述第二延时单元6或第三非门7的输出信号时，等待n个预设的延时量后，再将当前接收的来自所述第二延时单元或所述第三非门的信号输出，n为大于0的整数，所述预设的延时量为每个延时单元的下降沿延时时间。

优选的，在开始检测时钟信号丢失时3个延时量后输出检测结果，由于在检测时钟信号是否丢失时最多需要2个延时量，为了防止时钟信号前后的采集误差，所以选择在3个延时时钟后输出检测结果，从而保证检测结果的准确性。示例性的，当每个延时单元的下降沿延时量为0.4us时，在开始检测时钟信号丢失时3个延时量后，即1.2us后，输出检测结果。

图11为本发明实施例中逻辑控制电路的组成结构示意图，如图11所示，逻辑控制电路可以是由一个与门81构成，第三非门7的输出端连接与门81的第一输入端，电压控制信号VCTRL1连接与门81的第二输入端，与门81输出最终的检测结果，即在开始检测时钟信号丢失时n个延时量后输出时钟信号丢失检测结果。这里，与门81的第二输入端也可以是电流控制信号。

本发明实施例的时钟信号丢失检测装置，在检测的时钟信号丢失状态时，最多需要2个延时量就可以检测出时钟信号丢失状态，具有很快的检测速度快。

时钟信号丢失检测的装置还可以包括：分频器9；时钟信号通过分频器分别接入第一延时单元1的输入端、D触发器3的时钟端、以及第二非门4的输入端。优选的，分频器9为二分频器。

本发明实施例中，输入时钟信号是基于占空比为50％来实现的，如果输入时钟信号的占空比不是50％，那么在对输入时钟信号经过第一和第二延时单元处理时，下降沿延时量就会出现偏差，从而出现对丢失时钟信号检测不准确现象。

示例性的，输入时钟信号的频率为1MHz，占空比为70％，此时时钟信号的周期为1us，脉冲宽度为0.7us。当每个延时单元的下降沿延时量为0.4us，即频率阈值为1.25MHz；此时，时钟信号的半周期大于下降沿延时量，即时钟信号的频率小于频率阈值，由于输入时钟信号的占空比不是50％，因此第一延时单元1对输入时钟信号的下降沿延时0.4us后输出为固定高电平信号，无法输出宽脉冲信号，导致第二延时单元6输出高电平信号，指示时钟信号未丢失。

因此，为了保证输入时钟信号占空比为50％，时钟信号通过分频器分别接入第一延时单元1的输入端、D触发器3的时钟端、以及第二非门4的输入端。分频后的信号占空比为50％，符合本发明实施例对输入时钟信号占空比的要求。

本发明实施例中，在进行时钟信号丢失检测时，电路结构简单，硬件开销小，只需一些简单的延时器和逻辑门即可实现，不需要复杂的参考时钟电路；检测速度快，在任意环境下只需要2个延时量就可以检测出输入时钟信号是否丢失；克服了现有技术中无法检测固定电平缺点，扩大了时钟丢失检测装置的应用范围。

本领域内的技术人员应明白，本发明的实施例可提供为方法、系统、或计算机程序产品。因此，本发明可采用硬件实施例、软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器和光学存储器等)上实施的计算机程序产品的形式。

本发明是参照根据本发明实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程时钟信号丢失检测设备的处理器以产生一个机器，使得通过计算机或其他可编程时钟信号丢失检测设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程时钟信号丢失检测设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程时钟信号丢失检测设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。

Claims (10)

1.一种时钟信号丢失检测的装置，其特征在于，所述装置包括：第一延时单元，第二延时单元，D触发器，第一非门，第二非门，与门；其中，

所述第一延时单元的输入端、D触发器的时钟端、以及第二非门的输入端分别接入时钟信号，所述第一延时单元的输出端在串接所述第一非门后连接所述D触发器的复位端，所述D触发器的D端连接电源，所述第二非门的输出端连接所述与门的第一输入端，所述D触发器的Q端连接所述与门的第二输入端，所述与门的输出端连接所述第二延时单元的输入端；

所述D触发器，用于在自身的复位端接入高电平信号时，在自身的Q端输出低电平信号；

每个延时单元，用于在自身的输入信号为脉冲信号，且自身的输入信号的频率小于频率阈值时，输出下降沿延时后的脉冲信号；在自身的输入信号为脉冲信号，且自身的输入信号的频率大于等于频率阈值时，输出高电平信号；其中，所述第二延时单元输出的下降沿延时后的脉冲信号用于指示所述时钟信号丢失，所述第二延时单元输出的高电平信号用于指示所述时钟信号未丢失。

2.根据权利要求1所述的装置，其特征在于，每个延时单元，还用于在自身的输入信号为固定电平信号，输出所述固定电平信号；其中，所述第二延时单元输出的固定电平信号用于指示所述时钟信号丢失。

3.根据权利要求1所述的装置，其特征在于，所述第一延时单元与所述第二延时单元是具有相同的内部结构。

4.根据权利要求1所述的装置，其特征在于，每个延时单元还设置有控制端，每个延时单元用于在控制端接入控制信号时，基于所述控制信号确定频率阈值。

5.根据权利要求4所述的装置，其特征在于，每个延时单元的控制信号通过控制每个延时单元内部的至少一个受控器件的接入状态确定所述频率阈值，每个受控器件的接入状态用于指示对应受控器件是否接入。

6.根据权利要求5所述的装置，其特征在于，所述受控器件为正信道金属氧化物半导体PMOS；所述每个延时单元内部的受控器件的个数大于2时，所述每个延时单元内部的各个受控器件的宽长比不同。

7.根据权利要求4所述的装置，其特征在于，每个延时单元接入的控制信号为电压信号或电流信号。

8.根据权利要求1所述的装置，其特征在于，所述装置还包括：第三非门；

所述第二延时单元的输出端连接所述第三非门的输入端。

9.根据权利要求8所述的装置，其特征在于，所述装置还包括：逻辑控制电路；所述逻辑控制电路连接所述第二延时单元的输出端或所述第三非门的输出端，

所述逻辑控制电路，用于在开始接收到所述第二延时单元或所述第三非门的输出信号时，等待n个预设的延时量后，再将当前接收的来自所述第二延时单元或所述第三非门的信号输出，n为大于0的整数，所述预设的延时量为每个延时单元的下降沿延时时间。

10.根据权利要求1所述的装置，其特征在于，所述装置还包括：分频器；所述时钟信号通过所述分频器分别接入所述第一延时单元的输入端、D触发器的时钟端、以及第二非门的输入端。