JPS6260038A - ウオツチドツグ回路 - Google Patents
ウオツチドツグ回路Info
- Publication number
- JPS6260038A JPS6260038A JP60200081A JP20008185A JPS6260038A JP S6260038 A JPS6260038 A JP S6260038A JP 60200081 A JP60200081 A JP 60200081A JP 20008185 A JP20008185 A JP 20008185A JP S6260038 A JPS6260038 A JP S6260038A
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- Japan
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- cpu
- signal
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- output
- timer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ＣＰＵ （ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓ
ｉｎｇ ｕｎｉｔ ）が正常に動作しているか否かを監
視するウォッチドッグ回路に関する。
ｉｎｇ ｕｎｉｔ ）が正常に動作しているか否かを監
視するウォッチドッグ回路に関する。
（従来技術）
従来、この種のウォッチドッグ回路は第２図に示すよう
なものがある。
なものがある。
第２図において、１はＣＰＵ、２はクロック発振器、３
は分周器、４はウォッチドッグ回路であり、ウォッチド
ッグ回路４はリトリガタイマ５、発振回路６とワンショ
ットタイマ７で構成されている。
は分周器、４はウォッチドッグ回路であり、ウォッチド
ッグ回路４はリトリガタイマ５、発振回路６とワンショ
ットタイマ７で構成されている。
発掘器２で発生した所定周波数の信号は、分周器３を介
して分周されてクロック信号となり、ＣＰＵ１のクロッ
ク入力端子に入力され、ＣＰＵ １は該クロック信号に
同期して作動する。
して分周されてクロック信号となり、ＣＰＵ１のクロッ
ク入力端子に入力され、ＣＰＵ １は該クロック信号に
同期して作動する。
リトリガタイマ５の入力端子ＴはＣＰＵ１の入出力ポー
トの出力端子Ｉ１０と接続し、リトリガタイマ５の出力
端子Ｑ１と発振回路６の入力端子Ｒが、発振回路６の出
力端子−とワンショットタイマ７の入力端子Ｓが、ワン
ショットタイマ７の出力端子Ｑ８がＣＰＵ１のリセット
入力端子量に夫々接続している。
トの出力端子Ｉ１０と接続し、リトリガタイマ５の出力
端子Ｑ１と発振回路６の入力端子Ｒが、発振回路６の出
力端子−とワンショットタイマ７の入力端子Ｓが、ワン
ショットタイマ７の出力端子Ｑ８がＣＰＵ１のリセット
入力端子量に夫々接続している。
ＣＰＵ１の割込み入力端子Δａｉｔはプリンタ等の周辺
機器に接続している。
機器に接続している。
こ、の刷込み入力端子呵且は、ＣＰＵ１の動作タイミン
グに比べて動作の遅い周辺機器との間であってもデータ
の授受を行う事ができるようにするため、周辺機器がデ
ータの授受の準備中であることをＣＰＵ’ｌに知らせる
割込み信号を供給するための端子である。
グに比べて動作の遅い周辺機器との間であってもデータ
の授受を行う事ができるようにするため、周辺機器がデ
ータの授受の準備中であることをＣＰＵ’ｌに知らせる
割込み信号を供給するための端子である。
例えば、周辺機器が割込み入力端子Ｗａｉｔに“′Ｌ′
ルベルの信号を供給している時は、周辺機器がデータを
扱うための準備中であるとし、ＣＰＵ１は次のプログラ
ムを処理しない待ち状態となり、一方、“′Ｈ″レベル
信号が供給されると、周辺機器がデータを扱う準備がで
きたとして、ＣＰＵＩは周辺機器とのデータのやり取り
を実行する。
ルベルの信号を供給している時は、周辺機器がデータを
扱うための準備中であるとし、ＣＰＵ１は次のプログラ
ムを処理しない待ち状態となり、一方、“′Ｈ″レベル
信号が供給されると、周辺機器がデータを扱う準備がで
きたとして、ＣＰＵＩは周辺機器とのデータのやり取り
を実行する。
この様に、ＣＰＵ１を見かけ上停止状態にすることで周
辺機器の動作スピードに合せる事が出来るようになって
いる。
辺機器の動作スピードに合せる事が出来るようになって
いる。
次に、ウォッチドッグ回路４の作動を説明する。
ウォッチドッグ回路４は、Ｃ，ＰＵｌが正常に作動して
いる事を監視し、プログラム実行の暴走等による異常が
発生すると、ＣＰＵ１を初期状態にリセットして、再び
正規の動作を行なわせるためにある。
いる事を監視し、プログラム実行の暴走等による異常が
発生すると、ＣＰＵ１を初期状態にリセットして、再び
正規の動作を行なわせるためにある。
ここで、第３図はＣＰＵ１の記憶領域に記憶されたプロ
グラムを示し、該プログラムの間に所謂監視プログラム
が適宜に配置されている。ＣＰＵ１が正常にプログラム
を実行すると、一定周期以内で該監視プログラムも実行
され、入出力ボートの出力端子■１０から正常状態を示
す単発の識別信号ＯＫが出力されるようになっている。
グラムを示し、該プログラムの間に所謂監視プログラム
が適宜に配置されている。ＣＰＵ１が正常にプログラム
を実行すると、一定周期以内で該監視プログラムも実行
され、入出力ボートの出力端子■１０から正常状態を示
す単発の識別信号ＯＫが出力されるようになっている。
この識別信号ＯＫが出力される周期は、リトリガタイマ
５の最大計数値よりも短い期間になるようにしてあり、
監視プログラムの挿入位置を適宜に設定することで実現
している。
５の最大計数値よりも短い期間になるようにしてあり、
監視プログラムの挿入位置を適宜に設定することで実現
している。
この識別信号ＯＫが正規の周期でウォッチドッグ回路４
に供給されると、リトリガタイマ５は初期値にリセット
されるため出力端子０丁からは出力信号が発生せず、そ
のため発振回路６は発振動作が停止されて計数信号を発
生せず、計数信号を供給されないワンショットタイマ７
は計数動作しないので出力端子Ｑ、の出力は常に“Ｈａ
ｔレベルとなる。したがって、ＣＰＵ１のリセット端子
量には常に“′Ｈ″レベルの電圧が印加し、ＣＰＵ１は
初期状態にリセットされることなく順次プログラムを実
行することができる。
に供給されると、リトリガタイマ５は初期値にリセット
されるため出力端子０丁からは出力信号が発生せず、そ
のため発振回路６は発振動作が停止されて計数信号を発
生せず、計数信号を供給されないワンショットタイマ７
は計数動作しないので出力端子Ｑ、の出力は常に“Ｈａ
ｔレベルとなる。したがって、ＣＰＵ１のリセット端子
量には常に“′Ｈ″レベルの電圧が印加し、ＣＰＵ１は
初期状態にリセットされることなく順次プログラムを実
行することができる。
一方、プログラムの暴走等によりＣＰＵ１に異常が生じ
、監視プログラムが所定周期以内に実行されないと、入
出力ポートの出力端子Ｉ１０から所定周期以内に識別信
号０にが出力されなくなり、リトリガタイマ５は計数オ
ーバーし、出力端子Ｑ１から発振回路６に出力信号が印
加される。これにより発掘回路６が作動し、ワンショッ
トタイマ７の出力端子Ｑ、からＣＰＵＩのリセット端子
量にＬ ｔ＋レベルの矩形信号が印加され、ＣＰＵ １
は初期状態にリセットされ、再び所定のアドレスからプ
ログラムを実行して、正常の動作に復帰することができ
るようになっている。
、監視プログラムが所定周期以内に実行されないと、入
出力ポートの出力端子Ｉ１０から所定周期以内に識別信
号０にが出力されなくなり、リトリガタイマ５は計数オ
ーバーし、出力端子Ｑ１から発振回路６に出力信号が印
加される。これにより発掘回路６が作動し、ワンショッ
トタイマ７の出力端子Ｑ、からＣＰＵＩのリセット端子
量にＬ ｔ＋レベルの矩形信号が印加され、ＣＰＵ １
は初期状態にリセットされ、再び所定のアドレスからプ
ログラムを実行して、正常の動作に復帰することができ
るようになっている。
（発明が解決しようとする問題点）
しかしながら、このような従来のウォッチドッグ回路４
にあっては、ＣＰＵ１が周辺機器との間でデータのやり
取り等を行うために、リトリガタイマ５の最大計数値を
越える時間以上にＣＰＵ１の割込み入力端子Ｗａｉｔに
“１ ＋？レベル信号が印加した場合、ＣＰＵ１の停止
状態により監視プログラムが実行されないので識別信号
が発生せず、したがってＣＰＵ１が正常であるにもかか
わらず、ウォッチドッグ回路４はＣＰＵ１に異常がめっ
たとしてＣＰＵ１を初期状態にリセットしてしまうとい
う不都合かあ、った。
にあっては、ＣＰＵ１が周辺機器との間でデータのやり
取り等を行うために、リトリガタイマ５の最大計数値を
越える時間以上にＣＰＵ１の割込み入力端子Ｗａｉｔに
“１ ＋？レベル信号が印加した場合、ＣＰＵ１の停止
状態により監視プログラムが実行されないので識別信号
が発生せず、したがってＣＰＵ１が正常であるにもかか
わらず、ウォッチドッグ回路４はＣＰＵ１に異常がめっ
たとしてＣＰＵ１を初期状態にリセットしてしまうとい
う不都合かあ、った。
（問題を解決するための手段）
本発明は、この様な従来の問題点に鑑みて成されたもの
で、ＣＰＵを待ち状態に設定する割込み信号を該ＣＰＵ
の割込み入力端子に供給している期間内は、ウォッチド
ッグ回路が該ＣＰＵを初期状態にリセットするリセット
信号を発生しないようにし、該別込み信号を優先させる
ことで問題点を解決した事を技術的要点とする。
で、ＣＰＵを待ち状態に設定する割込み信号を該ＣＰＵ
の割込み入力端子に供給している期間内は、ウォッチド
ッグ回路が該ＣＰＵを初期状態にリセットするリセット
信号を発生しないようにし、該別込み信号を優先させる
ことで問題点を解決した事を技術的要点とする。
（実施例〉
以下、本発明の一実施例を図面と共に説明する。
第１図は構成を示す説明図であり、８はクロック発振器
、９は分周器、１０はＣＰＬＩ、１１は周辺機器であり
、周辺機器１１の動作信号がインバータ１２．１３を介
してＣＰＵ１の割込み入力端子Ｗａｉｔに供給されるよ
うになっている。
、９は分周器、１０はＣＰＬＩ、１１は周辺機器であり
、周辺機器１１の動作信号がインバータ１２．１３を介
してＣＰＵ１の割込み入力端子Ｗａｉｔに供給されるよ
うになっている。
同図中の点線部分がウォッチドッグ回路１４であり、ウ
ォッチドッグ回路１４は、判別回路１５、リトリガタイ
マ１６、発振回路１７、ワンショットタイマ１８で構成
され、リトリガタイマ１６の入力端子Ｔは判別回路１５
の出力と接続し、リトリガタイマ１６の出力端子Ｑ１と
発振回路１７の入力端子Ｒが、発振回路１７の出力端子
ＱＲとワンショットタイマ１８の入力端子Ｓが、ワンシ
ョットタイマ１６の出力端子Ｑ３がＣＰＵ１０のリセッ
ト入力端子ＲＥＳに夫々接続している。
ォッチドッグ回路１４は、判別回路１５、リトリガタイ
マ１６、発振回路１７、ワンショットタイマ１８で構成
され、リトリガタイマ１６の入力端子Ｔは判別回路１５
の出力と接続し、リトリガタイマ１６の出力端子Ｑ１と
発振回路１７の入力端子Ｒが、発振回路１７の出力端子
ＱＲとワンショットタイマ１８の入力端子Ｓが、ワンシ
ョットタイマ１６の出力端子Ｑ３がＣＰＵ１０のリセッ
ト入力端子ＲＥＳに夫々接続している。
判別回路１５は、ＣＰＵ１０の出力ポートＩ１０からの
識別信号ＯＫを反転するインバータ１５ａと、インバー
タ１５ａとインバータ１２からの信号Ｗを入力してＯＲ
回路１５Ｃに信号を出力するＮ。
識別信号ＯＫを反転するインバータ１５ａと、インバー
タ１５ａとインバータ１２からの信号Ｗを入力してＯＲ
回路１５Ｃに信号を出力するＮ。
Ｒ回路１５ｂと、分周器９からの基準信号ＣＦ、にとイ
ンバータ１２からの信号を入力してインバータ１５ｄに
出力するＮＡＮＤ回路１５ｄと、ＮＯＲ回路１５ｂとイ
ンバータ回路１５ｅの出力信号を入力して前記リトリガ
タイマ１６の入力端子丁に信号Ｗｄを出力するＯＲ回路
１５Ｇを具備しでいる。
ンバータ１２からの信号を入力してインバータ１５ｄに
出力するＮＡＮＤ回路１５ｄと、ＮＯＲ回路１５ｂとイ
ンバータ回路１５ｅの出力信号を入力して前記リトリガ
タイマ１６の入力端子丁に信号Ｗｄを出力するＯＲ回路
１５Ｇを具備しでいる。
そして、判別回路１５の動作は、信号Ｗ、０に。
ＣＬＫの入力に対し、次の真理値表に示す出力Ｗｄを出
力するようになっている。
力するようになっている。
ＣＰＵｌ０の記憶領域には、第３図に示したようにプロ
グラムが記憶され、該プログラムの間に所謂監視プログ
ラムが適宜に配置されている。ＣＰＵ１０が正常にプロ
グラムを実行すると、一定周期以内で該監視プログラム
も実行されるので、入出力ボートの出力端子Ｉ１０から
正常状態を示す単発の識別信号ＯＫが出力されるように
なっており、この識別信号ＯＫが出力される周期は、リ
トリガタイマ１６の最大計数値よりも短い期間になるよ
うにしてあり、監視プログラムの挿入位置を適宜に設定
することで実現している。又、上記監視プログラムが実
行されないと、識別信号ＯＫはＬ Ｉｔレベルとなる。
グラムが記憶され、該プログラムの間に所謂監視プログ
ラムが適宜に配置されている。ＣＰＵ１０が正常にプロ
グラムを実行すると、一定周期以内で該監視プログラム
も実行されるので、入出力ボートの出力端子Ｉ１０から
正常状態を示す単発の識別信号ＯＫが出力されるように
なっており、この識別信号ＯＫが出力される周期は、リ
トリガタイマ１６の最大計数値よりも短い期間になるよ
うにしてあり、監視プログラムの挿入位置を適宜に設定
することで実現している。又、上記監視プログラムが実
行されないと、識別信号ＯＫはＬ Ｉｔレベルとなる。
分周回路９から出力される基準信号ＣＬＫは、リトリガ
タイマ１６が最大計数値を計数するよりも短い周期の矩
形信号でおる。
タイマ１６が最大計数値を計数するよりも短い周期の矩
形信号でおる。
次に、かかる構成のウォッチドッグ回路１４の動作を説
明する。
明する。
まず、周辺機器１１とＣＰＵｌ０との間でデータの授受
を行っている場合の動作を説明する。
を行っている場合の動作を説明する。
この場合は周辺機器１１から、データの授受が可能なこ
とを示す“Ｈ″レベル信号が出力され、ＣＰＵ１０の割
込み入力端子Ｗａｆｔに４（ＨＤレベル信号が供給され
ると共に、信号Ｗは“１１ルベルとなる。
とを示す“Ｈ″レベル信号が出力され、ＣＰＵ１０の割
込み入力端子Ｗａｆｔに４（ＨＤレベル信号が供給され
ると共に、信号Ｗは“１１ルベルとなる。
したがって、ＣＰＵ１０はプログラムを順次実行し、監
視プログラムも実行されるので所定の期間毎に識別信号
ＯＫが出力される。
視プログラムも実行されるので所定の期間毎に識別信号
ＯＫが出力される。
ここで、上記表に基づいてリトリガタイマ１６へ入力さ
れる信号Ｗｄを見ると、このときは信号Ｗが常にＩｔ
Ｌ ９９レベルにあり、識別信号ＯＫの発生に同期して
信号Ｗｄが出力される。したがって、リトリガタイマ１
６は計数オーバーする前に信号Ｗｄによりリセットされ
るため発掘回路１７とワンショットタイマ１８は作動せ
ず、ＣＰＵ１０のリセット端子淋にリセット信号が供給
されず、ＣＰｉ、Ｊｌｏはリセットされずに所定のプロ
グラムを実行する。
れる信号Ｗｄを見ると、このときは信号Ｗが常にＩｔ
Ｌ ９９レベルにあり、識別信号ＯＫの発生に同期して
信号Ｗｄが出力される。したがって、リトリガタイマ１
６は計数オーバーする前に信号Ｗｄによりリセットされ
るため発掘回路１７とワンショットタイマ１８は作動せ
ず、ＣＰＵ１０のリセット端子淋にリセット信号が供給
されず、ＣＰｉ、Ｊｌｏはリセットされずに所定のプロ
グラムを実行する。
次に、周辺機器１１がデータの授受の準備のため、ＣＰ
Ｕｌ０へ“Ｌ ｔｐレベルの割込み信号を出力し、でい
る場合を説明する。
Ｕｌ０へ“Ｌ ｔｐレベルの割込み信号を出力し、でい
る場合を説明する。
ＣＰＵ１０の割込み入力端子Ｗａｉｔには“Ｌ ＋ｅレ
ベルの信号が供給されて、プログラムの実行を停止する
と共に、信号Ｗはｔｔ Ｈｕレベルとなる。
ベルの信号が供給されて、プログラムの実行を停止する
と共に、信号Ｗはｔｔ Ｈｕレベルとなる。
したがって、ＣＰＵ１０は監視プログラムの実行をも停
止するので、出力端子Ｉ１０からは識別信号ＯＫが出力
されなくなり、出力端子Ｉ１０は゛′Ｌパレベルの電位
のままとなる。
止するので、出力端子Ｉ１０からは識別信号ＯＫが出力
されなくなり、出力端子Ｉ１０は゛′Ｌパレベルの電位
のままとなる。
ここで、上記真理値表を見ると、信号Ｗが“′Ｈ″レベ
ルで識別信号ＯＫが７４ Ｌ ｔ＊レベルの時は、出力
信号Ｗｄは基準信＠ＣＬＫに同期して発生する。
ルで識別信号ＯＫが７４ Ｌ ｔ＊レベルの時は、出力
信号Ｗｄは基準信＠ＣＬＫに同期して発生する。
この基準信号Ｃ［には、リトリガタイマ１６が計数オー
バーする時間よりも短い周期の信号であるから、リトリ
ガタイマ１６は信号を出力する前にリセットされる。し
たがって、発掘回路１７とワンショットタイマ１８は動
作せず、ＣＰＵ１０もリセットされない。
バーする時間よりも短い周期の信号であるから、リトリ
ガタイマ１６は信号を出力する前にリセットされる。し
たがって、発掘回路１７とワンショットタイマ１８は動
作せず、ＣＰＵ１０もリセットされない。
以上説明したようにこの実施例によれば、ＣＰＵ１０が
正常に動作していれば、監視プログラムの実行により識
別信号が出力されてリトリガタイマから信号が出力され
ないため、ＣＰＵ１０はリセットされることなく作動す
ることができ、一方、外部からの割込み信号によりＣＰ
Ｕ１０が見かけ下停止していてもリセットされることは
ないので、例えば極めて動作の遅い周辺機器とのデータ
の授受（：おいて割込みの時間が長いためにＣＰＵｌ０
がリセットされてしまうような問題が解決される。
正常に動作していれば、監視プログラムの実行により識
別信号が出力されてリトリガタイマから信号が出力され
ないため、ＣＰＵ１０はリセットされることなく作動す
ることができ、一方、外部からの割込み信号によりＣＰ
Ｕ１０が見かけ下停止していてもリセットされることは
ないので、例えば極めて動作の遅い周辺機器とのデータ
の授受（：おいて割込みの時間が長いためにＣＰＵｌ０
がリセットされてしまうような問題が解決される。
（発明の効果）
以上説明したように本発明によれば、ＣＰＵを待ち状態
に設定する割込み信号を該ＣＰＵの割込み入力端子に供
給している期間は、該ＣＰＵを初期状態【こリセットし
ないようにしたので、ＣＰＵが正常でおるにもかかわら
ず該ＣＰＵに異常があったとし７て初期状態にリセット
してしまうという不都合が改善され、外部の周辺機器と
のデータの授受を行うための設計の自由度を飛躍的に拡
大することができる。
に設定する割込み信号を該ＣＰＵの割込み入力端子に供
給している期間は、該ＣＰＵを初期状態【こリセットし
ないようにしたので、ＣＰＵが正常でおるにもかかわら
ず該ＣＰＵに異常があったとし７て初期状態にリセット
してしまうという不都合が改善され、外部の周辺機器と
のデータの授受を行うための設計の自由度を飛躍的に拡
大することができる。
第１図は本発明の一実施例を示す回路図、第２図は従来
のウォッチドッグ回路を示す回路図、第３図はＣＰＵの
記憶領域内に記憶されたプログラムの配列を示す説明図
である。 ９：分周器 １０ ： ＣＰＵ １５：判別回路 １６：リトリガタイマ １７：発掘器 １８：ワンショットタイマ
のウォッチドッグ回路を示す回路図、第３図はＣＰＵの
記憶領域内に記憶されたプログラムの配列を示す説明図
である。 ９：分周器 １０ ： ＣＰＵ １５：判別回路 １６：リトリガタイマ １７：発掘器 １８：ワンショットタイマ
Claims (1)
- 【特許請求の範囲】 ＣＰＵが正常に動作している事を監視し、異常を検出す
ると該ＣＰＵを初期状態にリセットするウォッチドッグ
回路において、 前記ＣＰＵを待ち状態に設定する割込み信号を該ＣＰＵ
の割込み入力端子に供給している期間中該ＣＰＵを初期
状態にリセットしない判別手段を具備したことを特徴と
するウォッチドッグ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60200081A JPS6260038A (ja) | 1985-09-10 | 1985-09-10 | ウオツチドツグ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60200081A JPS6260038A (ja) | 1985-09-10 | 1985-09-10 | ウオツチドツグ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6260038A true JPS6260038A (ja) | 1987-03-16 |
Family
ID=16418535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60200081A Pending JPS6260038A (ja) | 1985-09-10 | 1985-09-10 | ウオツチドツグ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6260038A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01172152U (ja) * | 1988-05-24 | 1989-12-06 | ||
| JPH0222742A (ja) * | 1988-03-29 | 1990-01-25 | Advanced Micro Devicds Inc | 信頼性あるウォッチドッグタイマ |
| JPH04160539A (ja) * | 1990-10-24 | 1992-06-03 | Mitsubishi Electric Corp | マイクロコンピュータ |
| JP2002024057A (ja) * | 2000-07-10 | 2002-01-25 | Casio Comput Co Ltd | 分散処理型電子機器のシステムリセット方法及びその装置 |
| US6567930B1 (en) | 1998-11-13 | 2003-05-20 | Nec Corporation | Method and apparatus for controlling writing of flash EEPROM by microcomputer |
| JP2017055287A (ja) * | 2015-09-10 | 2017-03-16 | 日本電気株式会社 | 制御装置、制御方法、及び、プログラム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59119453A (ja) * | 1982-12-27 | 1984-07-10 | Fujitsu Ltd | Ｃｐｕ暴走監視回路 |
-
1985
- 1985-09-10 JP JP60200081A patent/JPS6260038A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59119453A (ja) * | 1982-12-27 | 1984-07-10 | Fujitsu Ltd | Ｃｐｕ暴走監視回路 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0222742A (ja) * | 1988-03-29 | 1990-01-25 | Advanced Micro Devicds Inc | 信頼性あるウォッチドッグタイマ |
| JPH01172152U (ja) * | 1988-05-24 | 1989-12-06 | ||
| JPH04160539A (ja) * | 1990-10-24 | 1992-06-03 | Mitsubishi Electric Corp | マイクロコンピュータ |
| US6567930B1 (en) | 1998-11-13 | 2003-05-20 | Nec Corporation | Method and apparatus for controlling writing of flash EEPROM by microcomputer |
| JP2002024057A (ja) * | 2000-07-10 | 2002-01-25 | Casio Comput Co Ltd | 分散処理型電子機器のシステムリセット方法及びその装置 |
| JP4623531B2 (ja) * | 2000-07-10 | 2011-02-02 | カシオ計算機株式会社 | 電子機器およびその制御方法、記録媒体 |
| JP2017055287A (ja) * | 2015-09-10 | 2017-03-16 | 日本電気株式会社 | 制御装置、制御方法、及び、プログラム |
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