JPH0934751A - マイクロコンピュータのウォッチドッグタイマ回路 - Google Patents

Abstract

(57)【要約】 【課題】 タイム・アップ時間の正確な設定が可能であ
ること、並びに耐ノイズ性の向上、発振停止対策の具備
などによって高信頼度化を図ること。 【解決手段】 複数のクロック源を持つマイクロコンピ
ュータ・システムにおいて、複数のクロック源とカウン
タ回路を用いてリトリガブル・タイマを構成し、その後
段にカウント・アップ情報をラッチするラッチ回路、例
えばＤ−フリップ・フロップを設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロプロセッ
サが正常に動作していることを監視するためのウォッチ
ドッグタイマ回路に関する。

【０００２】

【従来の技術】マイクロコンピュータ・システムにおい
て、マイクロプロセッサが正常に動作しているかどうか
を監視し、上位のコンピュータ・システムや外部システ
ムにその内容を知らせることは、コンピュータ・システ
ム全体のＲＡＳ機能にとって非常に重要な機能である。
マイクロプロセッサが正常に動作していることを監視す
る方法には、ソフトウェアによるものとハードウェアに
よるものの２種類の監視方法がある。

【０００３】ソフトウェア方式によるものは、ソフトウ
ェアのバック・グラウンド等において、あるアドレスを
定期的にアクセス（リードまたはライト動作）すること
（該当アドレスをアクセスした条件により、ハードウェ
アによるデコード回路から信号を出力すること）によ
り、リトリガブル・タイマを起動する方法である。

【０００４】ハードウェア方式によるものは、マイクロ
プロセッサがバス・サイクルをスタートする時に出力す
る信号（ＡＳＴＢ：アドレス・ストローブ信号、ＤＳＴ
Ｂ：データ・ストローブ信号、ＢＣＹＳＴ：バス・サイ
クル・スタート信号等）をトリガとして、リトリガブル
・タイマを起動する方法である。また、マイクロプロセ
ッサの動作を保証するための水晶発振器の出力をトリガ
として、リトリガブル・タイマを起動する方法もある。

【０００５】何れの場合も、リトリガブル・タイマを起
動し、このタイマがタイム・アップした時を異常時とし
て認識し、上位コンピュータ・システムや外部システム
に知らせる方法がとられている。一般的には、ソフトウ
ェア方式とハードウェア方式を併用することにより、Ｒ
ＡＳ機能の性能アップを図っている。

【０００６】現在、一般的には、ＬＳ（ｌｏｗ−ｐｏｗ
ｅｒ ｓｃｈｏｔｔｋｙ）ＴＴＬ、ＣＭＯＳ等のワンシ
ョットタイマＩＣ（７４ＬＳ１２３、７４ＨＣ１２３Ａ
等）を用いて、Ｃ−Ｒ（コンデンサ、抵抗）の時定数に
より、リトリガブル・タイマのタイム・アップ時間を決
定している。その回路構成を図５に示す。図中、５１は
ワンショットタイマＩＣ、５２はラッチ回路として使用
するＤ−フリップ・フロップで、ワンショットタイマＩ
Ｃ５１の外部に時定数用にコンデンサ（Ｃ）５３と抵抗
（Ｒ）５４を付加している。

【０００７】一方、水晶発振器とカウンタ回路を用いて
リトリガブル・タイマを構成したものがある。この種の
タイマは、そのタイム・アップ時間を正確に設定するこ
とができる。その回路構成を図６に示す。図中、６１は
クロック（水晶発振器の発振出力またはその分周出力）
を入力とするカウンタ、６２はラッチ回路として使用す
るＤ−フリップ・フロップである。

【０００８】

【発明が解決しようとする課題】しかし、ＬＳ−ＴＴ
Ｌ、ＣＭＯＳ等のワンショットタイマＩＣ（７４ＬＳ１
２３、７４ＨＣ１２３Ａ等）５１を用いた場合、タイム
・アップ時間を決定するために時定数用Ｃ−Ｒ（コンデ
ンサ、抵抗）５３、５４を付設しなければならないが、
ＣＲ時定数のバラツキにより、タイマのタイム・アップ
時間に大きな誤差を生じることが考えられる。また、７
４ＬＳ１２３、７４ＨＣ１２３Ａ等のデバイスは、ノイ
ズに非常に弱く、外部要因（コンピュータ・システムの
外部）によるノイズ等で、リトリガブル・タイマがリト
リガされてしまう場合がある。

【０００９】一方、水晶発振器とカウンタ回路６１を用
いてリトリガブル・タイマを構成した場合は、タイム・
アップ時間は正確に設定できるが、水晶発振器が故障し
て発振が停止した場合、タイム・アップすることができ
ないという欠点を有する。

【００１０】そこで本発明は、上記課題を解決し、高精
度・高信頼度のマイクロコンピュータのウォッチドッグ
タイマ回路を提供することを目的とする。

【００１１】

【課題を解決するための手段】本発明は、複数のクロッ
ク源を持つマイクロコンピュータ・システムにおいて、
複数のクロック源とカウンタ回路を用い、監視対象のク
ロックをクリア信号として、このクリア用クロックの停
止時に入力クロックを所定数カウントしてカウント・ア
ップ出力を生じるようにリトリガブル・タイマ全体を構
成したことを特徴とする。

【００１２】

【発明の実施の形態】以下、本発明を図面に示す実施形
態に基づいて説明する。本発明は、二つ以上のクロック
源（発振源）を持つマイクロコンピュータ・システムに
適用する。

【００１３】実施形態１ 図１は基本回路のブロック図で、２種類の独立したクロ
ックＣＬＫ１、ＣＬＫ２を用いてクロック停止の検出を
行うようにしている。図１において、１〜４はカウン
タ、５及び６はインバータ回路、７及び８はオア（Ｏ
Ｒ）回路、９及び１０はラッチ回路として使用するＤ−
フリップ・フロップである。クロックＣＬＫ１は、カウ
ンタ１及び２のクロック入力端子とカウンタ３のクリア
端子には直接、カウンタ４のクリア端子にはインバータ
回路６を介して入力するようにしている。また、クロッ
クＣＬＫ２は、カウンタ３及び４のクロック入力端子と
カウンタ２のクリア端子には直接、カウンタ１のクリア
端子にはインバータ回路５を介して入力するようにして
いる。カウンタ１〜４の値は、クロックＣＬＫ１、ＣＬ
Ｋ２の周波数比に応じて適当に決定する。カウンタ１及
び２のカウントアップ出力は、オア回路７を介してＤ−
フリップ・フロップ９の入力としている。また、カウン
タ３及び４のカウントアップ出力は、オア回路８を介し
てＤ−フリップ・フロップ１０の入力としている。

【００１４】即ち、カウンタ１、２でクロックＣＬＫ２
の停止を検出し、カウンタ３、４でクロックＣＬＫ１の
停止を検出する。検出動作は下記の通りである。

【００１５】（１）クロックＣＬＫ２が停止して「Ｈ」
状態に固定された場合、カウンタ２がカウント・アップ
する。

【００１６】（２）クロックＣＬＫ２が停止して「Ｌ」
状態に固定された場合、カウンタ１がカウント・アップ
する。

【００１７】（３）クロックＣＬＫ１が停止して「Ｈ」
状態に固定された場合、カウンタ４がカウント・アップ
する。

【００１８】（４）クロックＣＬＫ１が停止して「Ｌ」
状態に固定された場合、カウンタ３がカウント・アップ
する。

【００１９】（５）カウンタ１〜４の何れかがカウント
・アップした場合、後段のＤ−フリップ・フロップ９ま
たは１０にカウント・アップ情報をラッチすることによ
り、クロック停止を検出する。

【００２０】実施形態２ 図２はソフトウェア方式による異常検出の応用例を示す
もので、クロックＣＬＫ３とクロックＣＰＵＣＬＫを用
いる。図２において、２１〜２３はカウンタ、２５はイ
ンバータ回路、２７はオア回路、２９及び３０はラッチ
回路として使用するＤ−フリップ・フロップである。ク
ロックＣＬＫ３は、カウンタ２１及び２２のクロック入
力端子に直接入力するようにしている。また、クロック
ＣＰＵＣＬＫは、カウンタ２３のクロック入力端子とカ
ウンタ２２のクリア端子には直接、カウンタ２１のクリ
ア端子にはインバータ回路２５を介して入力するように
している。カウンタ２１〜２３の値は、クロックＣＬＫ
３、ＣＰＵＣＬＫの周波数比及びカウント・アップ時間
に応じて決定する。カウンタ２１及び２２のカウントア
ップ出力は、オア回路２７を介してＤ−フリップ・フロ
ップ２９の入力としている。また、カウンタ２３のカウ
ントアップ出力は、Ｄ−フリップ・フロップ３０の入力
としている。

【００２１】即ち、カウンタ２１、２２でクロックＣＰ
ＵＣＬＫの停止を検出し、カウンタ２３でソフトウェア
の暴走を検出する。検出動作は下記の通りである。

【００２２】（１）クロックＣＰＵＣＬＫが停止して
「Ｈ」状態に固定された場合、カウンタ２２がカウント
・アップする。

【００２３】（２）クロックＣＰＵＣＬＫが停止して
「Ｌ」状態に固定された場合、カウンタ２１がカウント
・アップする。

【００２４】（３）クロックＣＰＵＣＬＫが正常に動作
している場合、あるアドレスを定期的にアクセス（リー
ドまたはライト動作）しなくなると、カウンタ２３がカ
ウント・アップする。カウンタ２３のリトリガ条件は、
該当アドレスをアクセスすることにより、ハードウェア
によるデコード回路から出力される信号を用いて行うこ
とである。

【００２５】（４）カウンタ２１〜２３の何れかがカウ
ント・アップした場合、後段のＤ−フリップ・フロップ
２９または３０にカウント・アップ情報をラッチするこ
とにより、クロック停止及びソフトウェアの暴走を検出
する。

【００２６】実施形態３ 図３はハードウェア方式による異常検出の応用例を示す
もので、クロックＣＬＫ４とクロックＣＰＵＣＬＫを用
いる。図３において、３１〜３３はカウンタ、３５はイ
ンバータ回路、３７はオア回路、３９及び４０はラッチ
回路として使用するＤ−フリップ・フロップである。ク
ロックＣＬＫ４は、カウンタ３１及び３２のクロック入
力端子に直接入力するようにしている。また、クロック
ＣＰＵＣＬＫは、カウンタ３３のクロック入力端子とカ
ウンタ３２のクリア端子には直接、カウンタ３１のクリ
ア端子にはインバータ回路３５を介して入力するように
している。カウンタ３１〜３３の値は、クロックＣＬＫ
４、ＣＰＵＣＬＫの周波数比及びカウント・アップ時間
に応じて決定する。カウンタ３１及び３２のカウントア
ップ出力は、オア回路３７を介してＤ−フリップ・フロ
ップ３９の入力としている。また、カウンタ３３のカウ
ントアップ出力は、Ｄ−フリップ・フロップ４０の入力
としている。

【００２７】即ち、カウンタ３１、３２でクロックＣＰ
ＵＣＬＫの停止を検出し、カウンタ３３でマイクロプロ
セッサの異常を検出する。検出動作は下記の通りであ
る。

【００２８】（１）クロックＣＰＵＣＬＫが停止して
「Ｈ」状態に固定された場合、カウンタ３２がカウント
・アップする。

【００２９】（２）クロックＣＰＵＣＬＫが停止して
「Ｌ」状態に固定された場合、カウンタ３１がカウント
・アップする。

【００３０】（３）クロックＣＰＵＣＬＫが正常に動作
している場合、マイクロプロセッサがバス・サイクルを
スタートする時に出力する信号（ＡＳＴＢ：アドレス・
ストローブ信号、ＤＳＴＢ：データ・ストローブ信号、
ＢＣＹＳＴ：バス・サイクル・スタート信号等）出力さ
れなくなると、カウンタ３３がカウント・アップする。
カウンタ３３のリトリガ条件は、マイクロプロセッサが
バス・サイクルをスタートする時に出力する信号を用い
て行うことである。

【００３１】（４）カウンタ３１〜３３の何れかがカウ
ント・アップした場合、後段のＤ−フリップ・フロップ
３９または４０にカウント・アップ情報をラッチするこ
とにより、クロック停止及びマイクロプロセッサの異常
を検出する。

【００３２】実施形態４ 図４はクロック切替回路を付設した場合である。図示例
は、図１の回路構成にインヒビット回路１１、アンド
（ＡＮＤ）回路１２及びオア回路１３を付加して、クロ
ックＣＬＫ１の停止を検出した時、クロックＣＬＫ２に
切り替えて出力するようにしている。

【００３３】上記各実施形態では、二つのクロック源と
したが、三つ以上のクロック源を持つ場合にも、上記の
回路を応用することにより、容易に対応できる。

【００３４】なお、通常のマイクロプロセッサを用いた
システムでは、クロック源が一つというシステムは稀で
あり、一般に複数のクロック源を有する。例えば、ＶＭ
Ｅバス、マルチバス等の標準的なバスを用いる場合、マ
イクロプロセッサの動作用クロックのほか、バスクロッ
ク（ＶＭＥバスの場合：１６ＭＨｚ、マルチバスの場
合：９．８３０４ＭＨｚ）が必要となる。また、データ
伝送機能を持ったシステムでは、伝送速度を決定するた
めのクロックが必要となる。

【００３５】

【発明の効果】以上のように本発明によれば、クロック
源とカウンタ回路を用いてリトリガブル・タイマを構成
しているため、タイム・アップ時間を正確に設定するこ
とができる。しかも、複数のクロック源とカウンタ回路
を用いてリトリガブル・タイマ全体を構成しているた
め、ある水晶発振器が故障して発振が停止した場合で
も、他に一つでも正常なクロック源が存在すれば、異常
を検出することができる。また、ディジタル回路の中に
アナログ的要素を入れる必要がなくなり、耐ノイズ性の
向上と相俟って、高精度・高信頼度となる。

【図面の簡単な説明】

【図１】本発明の実施形態１（基本回路）を示すブロッ
ク図。

【図２】本発明の実施形態２を示すブロック図。

【図３】本発明の実施形態３を示すブロック図。

【図４】本発明の実施形態４を示すブロック図。

【図５】従来例（ワンショットタイマＩＣを用いた例）
を示すブロック図。

【図６】従来例（水晶発振器とカウンタ回路を用いた
例）を示すブロック図。

【符号の説明】

１〜４、２１〜２３、３１〜３３…カウンタ ５、６、２５、３５…インバータ回路 ７、８、２７、３７…オア回路 ９、１０、２９、３０、３９、４０…Ｄ−フリップ・フ
ロップ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 複数のクロック源を持つマイクロコンピ
   ュータ・システムにおいて、複数のクロック源とカウン
   タ回路を用い、監視対象のクロックをクリア信号とし
   て、このクリア用クロックの停止時に入力クロックを所
   定数カウントしてカウント・アップ出力を生じるように
   リトリガブル・タイマ全体を構成したことを特徴とする
   マイクロコンピュータのウォッチドッグタイマ回路。