JP2677084B2 - エラー検出機能付交番信号回路 - Google Patents
エラー検出機能付交番信号回路Info
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- JP2677084B2 JP2677084B2 JP3302876A JP30287691A JP2677084B2 JP 2677084 B2 JP2677084 B2 JP 2677084B2 JP 3302876 A JP3302876 A JP 3302876A JP 30287691 A JP30287691 A JP 30287691A JP 2677084 B2 JP2677084 B2 JP 2677084B2
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- Japan
- Prior art keywords
- circuit
- output
- alternating signal
- signal
- alternating
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- Maintenance And Management Of Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Manipulation Of Pulses (AREA)
Description
【０００１】
【産業上の利用分野】本発明は交番信号を発生するエラ
ー検出機能付交番信号回路に関する。交番信号回路は指
定された「１」と「０」からなるパターンを発生する回
路であり、通信装置、電子装置等に広く使用されている
回路である。
ー検出機能付交番信号回路に関する。交番信号回路は指
定された「１」と「０」からなるパターンを発生する回
路であり、通信装置、電子装置等に広く使用されている
回路である。
【０００２】交番信号回路はＬＳＩに組み込まれて使用
される場合が多く、このような場合には、交番信号回路
に異常が発生しても、その異常の発生個所を特定するの
が困難である。そこで、交番信号回路において、異常が
発生した場合その異常原因の究明を迅速に行うことがで
きる機能をもつことが要求される。
される場合が多く、このような場合には、交番信号回路
に異常が発生しても、その異常の発生個所を特定するの
が困難である。そこで、交番信号回路において、異常が
発生した場合その異常原因の究明を迅速に行うことがで
きる機能をもつことが要求される。
【０００３】
【従来の技術】図３は従来例を説明する図を示す。
（Ａ）は従来例の回路構成を示し、図中の１０は１６進
カウンタ１１Ａ、８／１セレクタ１２Ａよりなる交番信
号回路である。
（Ａ）は従来例の回路構成を示し、図中の１０は１６進
カウンタ１１Ａ、８／１セレクタ１２Ａよりなる交番信
号回路である。
【０００４】（Ｂ）は（Ａ）の交番信号回路から出力さ
れる交番信号の例を示す。（Ａ）において、１６進カウ
ンタ１１Ａは入力するクロック信号ＣＫのカウントを行
う。カウントした結果の出力は端子ＱＡ、ＱＢ、ＱＣ、
ＱＤから出力される。１６進カウンタ１１Ａの端子Ｑ
Ａ、ＱＢ、ＱＣは８／１セレクタ１２Ａの制御用の端子
Ａ、Ｂ、Ｃに接続され、８／１セレクタ１２Ａの入力端
子０は＋５Ｖに、入力端子１〜７が０Ｖに接続されてい
る。
れる交番信号の例を示す。（Ａ）において、１６進カウ
ンタ１１Ａは入力するクロック信号ＣＫのカウントを行
う。カウントした結果の出力は端子ＱＡ、ＱＢ、ＱＣ、
ＱＤから出力される。１６進カウンタ１１Ａの端子Ｑ
Ａ、ＱＢ、ＱＣは８／１セレクタ１２Ａの制御用の端子
Ａ、Ｂ、Ｃに接続され、８／１セレクタ１２Ａの入力端
子０は＋５Ｖに、入力端子１〜７が０Ｖに接続されてい
る。
【０００５】表１に８／１セレクタ１２Ａの入力と出力
の関係を示す。
の関係を示す。
【０００６】
【表１】 すなわち、１６進カウンタ１１Ａからの入力により、８
／１セレクタ１２Ａの入力端子０〜７に接続されている
入力が順次選択され出力される動作を行う。
／１セレクタ１２Ａの入力端子０〜７に接続されている
入力が順次選択され出力される動作を行う。
【０００７】ここでは、１６進カウンタ１１Ａからの入
力が０００のときのみ８／１セレクタ１２Ａから「０」
が出力され、それ以外の場合には、すべて「１」が出力
される。
力が０００のときのみ８／１セレクタ１２Ａから「０」
が出力され、それ以外の場合には、すべて「１」が出力
される。
【０００８】カウンタとしては、１６進カウンタ１１Ａ
を使用しているので、出力端子としては、最上位桁のＱ
Ｄがあるが、ＱＤの出力はカウント値が０〜７では
「０」、８〜１５で「１」であり、そのときの、ＱＡ、
ＱＢ、ＱＣは同じ値を繰り返すので、ＱＤは使用する必
要はない。
を使用しているので、出力端子としては、最上位桁のＱ
Ｄがあるが、ＱＤの出力はカウント値が０〜７では
「０」、８〜１５で「１」であり、そのときの、ＱＡ、
ＱＢ、ＱＣは同じ値を繰り返すので、ＱＤは使用する必
要はない。
【０００９】上述の動作により、図３の（Ｂ）に示す交
番信号が出力される。
番信号が出力される。
【００１０】
【発明が解決しようとする課題】上述の従来例において
は、交番信号回路１０が誤動作してもエラーを検出する
ことができず、さらに回線が切れると動作不能となり、
出力が断となるが出力断を検出することもできないこと
から、交番信号回路１０が故障となった場合、その原因
の究明に長時間を要している。
は、交番信号回路１０が誤動作してもエラーを検出する
ことができず、さらに回線が切れると動作不能となり、
出力が断となるが出力断を検出することもできないこと
から、交番信号回路１０が故障となった場合、その原因
の究明に長時間を要している。
【００１１】本発明は、エラー検出手段を設けることに
より故障が発生した場合、迅速に原因を究明することが
可能な交番信号回路を実現しようとする。
より故障が発生した場合、迅速に原因を究明することが
可能な交番信号回路を実現しようとする。
【００１２】
【課題を解決するための手段】図１は本発明の原理を説
明するブロック図である。図中の１０は入力するクロッ
ク信号ＣＫを計数する計数手段１１と、計数手段１１の
出力を制御信号として、「０」レベルと「１」レベルを
選択して出力する選択手段１２よりなる交番信号回路で
ある。
明するブロック図である。図中の１０は入力するクロッ
ク信号ＣＫを計数する計数手段１１と、計数手段１１の
出力を制御信号として、「０」レベルと「１」レベルを
選択して出力する選択手段１２よりなる交番信号回路で
ある。
【００１３】また、３０は入力クロックを計数して出力
する計数手段１１の制御信号にしたがって選択手段１２
から出力される交番信号と、制御信号から出力されるべ
き交番信号を比較し、比較結果が一致しないことを検出
してエラー検出信号を出力するエラー検出手段であり、
かかる手段により課題を解決する。
する計数手段１１の制御信号にしたがって選択手段１２
から出力される交番信号と、制御信号から出力されるべ
き交番信号を比較し、比較結果が一致しないことを検出
してエラー検出信号を出力するエラー検出手段であり、
かかる手段により課題を解決する。
【００１４】
【作用】入力するクロック信号ＣＫを計数手段１１で計
数し、その出力で選択手段１２を制御することにより、
選択手段１２の入力端子に接続されている「１」、
「０」を選択して出力し、指定のパターンを発生させ
る。
数し、その出力で選択手段１２を制御することにより、
選択手段１２の入力端子に接続されている「１」、
「０」を選択して出力し、指定のパターンを発生させ
る。
【００１５】この動作において、エラー検出手段３０
は、計数手段１１の出力する制御信号から出力されるべ
きパターンと選択手段１２から出力されるパターンとを
比較し、エラーを検出した場合は、エラー検出信号を出
力することにより、故障発生時の原因究明を容易とす
る。
は、計数手段１１の出力する制御信号から出力されるべ
きパターンと選択手段１２から出力されるパターンとを
比較し、エラーを検出した場合は、エラー検出信号を出
力することにより、故障発生時の原因究明を容易とす
る。
【００１６】
【００１７】
【実施例】図２は本発明の実施例を説明する図である。
図中の１６進カウンタ１１Ａ、８／１セレクタ１２Ａよ
りなる交番信号回路１０は従来例で説明したと同一構成
物である。
図中の１６進カウンタ１１Ａ、８／１セレクタ１２Ａよ
りなる交番信号回路１０は従来例で説明したと同一構成
物である。
【００１８】また、２１はクロック断を検出するための
単安定マルチバイブレータ（以下ＭＭＢと称する）、４
１はクロックの入力を停止するための論理積回路（以下
ＡＮＤ回路と称する）である。
単安定マルチバイブレータ（以下ＭＭＢと称する）、４
１はクロックの入力を停止するための論理積回路（以下
ＡＮＤ回路と称する）である。
【００１９】また、否定論理和回路（以下ＮＯＲ回路と
称する）３１、インバータ（以下ＩＮＶと称する）３２
で構成される比較信号発生部と、排他的論理和回路（以
下ＥＸ−ＯＲ回路と称する）３３でエラー検出手段３０
を構成している。
称する）３１、インバータ（以下ＩＮＶと称する）３２
で構成される比較信号発生部と、排他的論理和回路（以
下ＥＸ−ＯＲ回路と称する）３３でエラー検出手段３０
を構成している。
【００２０】本実施例の発生する交番信号は従来例で説
明した、「０」が１ビットに対して、「１」が７ビット
発生するパターンを繰り返し発生するものとする。８／
１セレクタ１２Ａは１６進カウンタ１１Ａから入力され
る信号により、「０」、「１」を選択して出力すること
により、指定のパターンを発生させる。
明した、「０」が１ビットに対して、「１」が７ビット
発生するパターンを繰り返し発生するものとする。８／
１セレクタ１２Ａは１６進カウンタ１１Ａから入力され
る信号により、「０」、「１」を選択して出力すること
により、指定のパターンを発生させる。
【００２１】断検出用のＭＭＢ２１として、例えば、Ｌ
ＳＩの７４ＬＳ１２３を使用し、８／１セレクタ１２Ａ
の出力を端子１に接続し、端子３は「１」固定とするこ
とにより、出力が断となると入力信号が遷移しないの
で、ＭＭＢ２１がトリガされず、出力端子４から、断検
出信号として「１」を出力する。
ＳＩの７４ＬＳ１２３を使用し、８／１セレクタ１２Ａ
の出力を端子１に接続し、端子３は「１」固定とするこ
とにより、出力が断となると入力信号が遷移しないの
で、ＭＭＢ２１がトリガされず、出力端子４から、断検
出信号として「１」を出力する。
【００２２】また、１６進カウンタ１１Ａの出力ＱＡ、
ＱＢ、ＱＣはＮＯＲ回路３１に入力している。ここで、
３つの出力がすべて、「０」となったときに「１」を出
力し、その他の場合には「０」を出力する。ＮＯＲ回路
３１の出力はＩＮＶ３２により反転されＥＸ−ＯＲ回路
３３の一方の端子に入力される。ＥＸ−ＯＲ回路３３の
他方の端子には８／１セレクタ１２Ａの出力が入力され
ており、８／１セレクタ１２Ａが正常に動作している場
合には、２つの入力は一致するので、ＥＸ−ＯＲ回路３
３は「０」を出力する。
ＱＢ、ＱＣはＮＯＲ回路３１に入力している。ここで、
３つの出力がすべて、「０」となったときに「１」を出
力し、その他の場合には「０」を出力する。ＮＯＲ回路
３１の出力はＩＮＶ３２により反転されＥＸ−ＯＲ回路
３３の一方の端子に入力される。ＥＸ−ＯＲ回路３３の
他方の端子には８／１セレクタ１２Ａの出力が入力され
ており、８／１セレクタ１２Ａが正常に動作している場
合には、２つの入力は一致するので、ＥＸ−ＯＲ回路３
３は「０」を出力する。
【００２３】すなわち、２つの入力が一致しない場合に
は、エラー検出信号として「１」を出力する。また、Ａ
ＮＤ回路４１の一方の入力端子はクロックに接続し、他
方の入力端子はクロック制御信号ＩＮＨを接続してお
く。通常はクロック制御信号ＩＮＨを「１」としてお
き、この機能を停止するときには、「０」とすることに
より、クロックＣＫの入力をインヒビットして交番信号
回路１０の動作を停止し、消費電力を低減させる。
は、エラー検出信号として「１」を出力する。また、Ａ
ＮＤ回路４１の一方の入力端子はクロックに接続し、他
方の入力端子はクロック制御信号ＩＮＨを接続してお
く。通常はクロック制御信号ＩＮＨを「１」としてお
き、この機能を停止するときには、「０」とすることに
より、クロックＣＫの入力をインヒビットして交番信号
回路１０の動作を停止し、消費電力を低減させる。
【００２４】
【発明の効果】本発明によれば、交番信号回路にエラー
検出手段を設けることにより、交番信号回路が故障した
場合の原因の究明が簡単になる。
検出手段を設けることにより、交番信号回路が故障した
場合の原因の究明が簡単になる。
【図１】 本発明の原理を説明するブロック図
【図２】 本発明の実施例を説明する図
【図３】 従来例を説明する図
１０ 交番信号回路 １１ 計数手段 １１Ａ １６進
カウンタ １２ 選択手段 １２Ａ ８／１
セレクタ ２１ ＭＭＢ ３０ エラー検出手段 ３１ ＮＯＲ回
路 ３２ ＩＮＶ ３３ ＥＸ−Ｏ
Ｒ回路 ４１ ＡＮＤ回路
カウンタ １２ 選択手段 １２Ａ ８／１
セレクタ ２１ ＭＭＢ ３０ エラー検出手段 ３１ ＮＯＲ回
路 ３２ ＩＮＶ ３３ ＥＸ−Ｏ
Ｒ回路 ４１ ＡＮＤ回路
Claims (2)
- 【請求項１】 入力するクロック信号ＣＫを計数する計
数手段と、 前記計数手段の出力を制御信号として、「０」レベルと
「１」レベルを選択して出力する選択手段よりなる交番
信号回路において、前記計数手段の制御信号にしたがって前記選択手段から
出力される交番信号と、前記制御信号から出力される交
番信号を比較し、比較結果が 一致しないことを検出して
エラー検出信号を出力するエラー検出手段を設けたこと
を特徴とするエラー検出機能付交番信号回路。 - 【請求項２】 前記エラー検出手段は、前記計数手段が
出力する制御信号にしたがって交番信号を出力する比較
信号発生部と、 前記比較信号発生部から出力される交番信号と前記選択
手段から出力される交番信号とを比較し、比較結果が一
致しないことを検出して 、エラー検出信号を出力する排
他的論理和回路で構成したことを特徴とする請求項１記
載のエラー検出機能付交番信号回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3302876A JP2677084B2 (ja) | 1991-11-19 | 1991-11-19 | エラー検出機能付交番信号回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3302876A JP2677084B2 (ja) | 1991-11-19 | 1991-11-19 | エラー検出機能付交番信号回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05145536A JPH05145536A (ja) | 1993-06-11 |
| JP2677084B2 true JP2677084B2 (ja) | 1997-11-17 |
Family
ID=17914167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3302876A Expired - Lifetime JP2677084B2 (ja) | 1991-11-19 | 1991-11-19 | エラー検出機能付交番信号回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2677084B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5175888B2 (ja) * | 2010-03-25 | 2013-04-03 | 京セラドキュメントソリューションズ株式会社 | 発振異常検出回路 |
-
1991
- 1991-11-19 JP JP3302876A patent/JP2677084B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05145536A (ja) | 1993-06-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970624 |