JPH02184927A - 誤設定防止回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術（第４図） 発明が解決しようとする課題 課題を解決するための手段（第１図） 作用 実施例（第２図、第３図） 発明の効果 〔概要〕 誤設定防止回路に関し。

設定すべきデータの正誤を判断して誤シがあるときこの
誤シの存在するデータを設定せずに、また設定部分には
それまでの状態を保持するようにした仁とを目的とし。

外部からの設定用のデータにより、動作条件等の機能を
設定する動作設定回路において、設定用のデータが正常
か否かを判定するデータ異常検出手段と、設定用のデー
タを一時保持する保持手段を具備し、設定用データの前
記保持手段への書き込みを前記データ異常検出手段にお
ける検出結果にもとづき行ない、設定すべきデータに誤
シの存在することが検出されたときには以前のデータを
そのｉｔ保持するように構成する。

〔産業上の利用分野〕

本発明は、複数ビットのデータによ９２種々の機能回路
の動作条件を設定する動作設定回路において、予め決め
られたデータ以外の誤データが入力された場合を検出し
、前記動作設定回路が機能回路を誤設定するのを防止す
る誤設定防止回路に関する。

〔従来の技術〕

特定の機能を有する機能回路の動作条件を、必要に応じ
て設定する場合がある。

例えば、マイクロコンピュータにおいて、データの誤シ
率を検出する場合、との誤シ率検出回路の検出レートを
、そのときの動作条件、使用条件等に合わせて種々の値
に設定している。

第４図は、このような設定回路の例であり、データ中の
エラーレート検出時の検出レートの設定に用いる設定回
路を示している。第４図（５）は従来例のブロック図を
示しておシ、第４図（ロ）は設定データの例を示してい
る。

第４図において、４１はエラー率設定回路であり１例え
ば０１〜Ｃ６の６ビツトの入力を受けて。

所定の工２−率を設定する。４２はエラー率検出回路で
あり、エラー率設定回路４１によりて設定されたエラー
レートによってエラー率を検出する。

入力端子Ｃ１〜Ｃ６からの入力データとそれによって設
定されるエラーレートの例が第４図に）に示しである。

この例では、ＣＩが「１」でその外のＣ２〜Ｃ６が全部
「０」の時に１０−３が設定され、Ｃ２が「１」でその
外のＣ１，Ｃ３〜Ｃ６が全部「Ｏ」のときに１０−４が
設定される。以下同様に、Ｃ１〜Ｃ６の内、１つのビッ
トのみが「１」で他のビットが「０」の時に所定のエラ
ーレートが設定されることになる。

〔発明が解決しようとする課題〕

以上に述べた例の場合に、同時に２ビツト以上のビット
が「１」になった時、或いは、全てのビットが同時にｒ
ＯＪとなった時には、入力エラーであり、エラー率設定
回路は正常に動作しなくなる。ところが、第４図に述べ
た従来例の場合、この入力エラーに対しては、格別な考
慮がなにもなされておらず、従って、エラー率検出回路
の出力にも１００％の信頼性がおけないという課題を有
している。

本発明は、このような点に鑑みてなされたものであり、
予め設定された入力以外の入力データが入力した場合に
は、そのデータの異常を検出し。

この場合に以前の状態をそのまま保持させることができ
る誤設定防止回路を提供することを目的としている。

〔課題を解決するための手段〕

第１図は、この発明の原理を示しており、第１図囚はこ
の発明の誤設定防止回路の原理的ブロック図、第１図（
Ｂ）は動作説明図である。

第１図において、１０はデータ異常検出部であり、入力
Ｃ１〜Ｃ６のデータに異常がないかどうかを検出する。

そして、データが正常であるときは、出力（イ）として
ＬＯＷレベルの信号を出し、データが異常の場合は、Ｈ
ＩＧＨレベルの信号を出力する。

４０はＯＲゲートであシ、データ異常検出部１０からの
出力を受け、データが正常であるときに、ｉＦ込パルス
（ロ）を通過させ、後で説明するラッチとして動作する
メモリ５０に新たな入力データを書き込むための書込パ
ルスを印加する。書込パルスは例えば図示のとおシ負極
性のパルスであり。

ｔｌにおける立ち上がりエツジでメモリ５０への書込動
作を制御する。

５０は入力Ｃ１〜Ｃ６を一時記憶しておくためのラッチ
として動作するメモリであυ、ＯＲゲート４０からの書
込パルス（ロ）をうけて、新たなデータを記憶する。ま
た、書込パルスがこないときには、以前の状態をそのま
ま保持している。

〔作用〕

入力Ｃ１〜Ｃ６が正常であると、データ異常検出部１０
はその出力ＫＬＯＷレベルの信号を出力する。このよう
な状態のときに、書込パルスがゲート４０に入力される
と、第１図（ハ）に示すとおり。

ゲート４０の出力には、書込パルスそのものが出力され
ることになり、メモリ５０は書込ノシルス（ロ）の時刻
ｔ１における立ち上がシエツヂによって新たなデータが
記憶されることになり、新たなデータが出力されること
になる。

入力０１〜Ｃ６が異常であると、データ異常検出部１０
はその出力ＫＨＩＧＨレベルの信号を出力する。このよ
うな状態のときに、書込ノくルスがゲート４０に入力さ
れても、第１図（ロ）に示すとおり、ゲート４０の出力
はＨＩＧＨレベルのままであシ２時刻ｔ１における書込
パルスの立ち上が）エッヂは検出されない。したがって
、このときは。

メモリは以前の状態を保持したままとなシ、出力も以前
の状態を保持したままとなる。

なお１以上の説明では、出力（イ）、（ロ）ともに負論
理で説明したが、これに限定されるものではなく。

正論理としてもよいことはいうまでもない。

〔実施例〕

第２図は本発明の一実施例である。この実施例では、デ
ータ異常検出回路１０として、３つのＥＮＯＲ回路１１
，１２，１３，３つのＮＯＲ回路２１．２２，２３．ま
た１つのＮＯＲ回路３０を用い、メそり５０として、入
力０１〜０６に合わせて、６つの７リツプフロツプ（以
下ＦＦという０）５１．５２，５３，５４，５５，５６
を用いている外、第１図に示した原理図と同一である０
ＥＮＯＲ回路１１，１２，１３はそれぞれ２人力を有し
ており、それぞれ入力Ｃ１〜Ｃ６の内順次２端子づつが
接続されている。また、ＮＯＲ回路２１，２２，２３は
各５人力でアシ、その内の一つＫそれぞれＦｉＮＯＲ回
路１１，１２，１３の出力が接続されていると共に、接
続されているＥＮＯＲ回路の入力ではなかった入力端子
Ｃが接続されている。例えば、ＮＯＲ回路２１には、　
ＥＮＯＲ回路１１の出力が接続され、さらに、ＥＮＯＲ
回路１１の入力とはならなかった入力端子Ｃ３゜Ｃ４，
Ｃ５，Ｃ６が接続されている。以下、　ＮＯＲ回路２２
，２３も同様である。

メモリ５０の各単位メモリを構成するＦＦ５１〜５６に
は、それぞれ入力０１〜Ｃ６の外、リセットハルス、書
込パルスが印加されている。

以下、この実施例の動作を説明する０ 始めに、入力α〕として、Ｃ１〜０６Ｋ「００１０００
」という正常な設定信号が入力されてきたとする。この
とき、Ｅ、ＮＯＲ回路１１．１３の入力は共に「ＯＯ」
であシ、その出力は「１」となる。また、ＥＮＯＲ回路
１２の入力は「１０」であり、その出力は「０」となる
。

このときのＮＯＲ回路２１の入力を検討してみると、Ｂ
ＮＯＲ回路１１から「ＩＪ、Ｃ３からは「１」となるが
、その外のＣ４〜Ｃ６は「ＯＯＯ」となシ、結局図示の
上から順にｌ’−１１０００４の入力となる。従って、
ＮＯＲ回路２１の出力は。

「０」となる。

同様にＮＯＲ回路２２の入力を検討すると、ＥＮＯＲ回
路１２の出力は「０」で、Ｓシ、またＮＯＲ回路２２へ
の残りの入力ＣＩ、Ｃ２，Ｃ５，Ｃ６はともＫ「０」で
あるため、その出力は「１」となる。ｔた。ＮＯＲ回路
２３の入力を検討すると、ｇＮＯＲ回路１３．ＣＩ、Ｃ
２，Ｃ４からは「０」が入力されるが、Ｃ３から「１」
が入力されることとなシ、結局、ＮＯＲ回路２３の出力
は「０」となる０ 従って、このとき０ＮＯＲ回路３０への入力は「０１０
」であシ、その出力（イ）はＬＯＷレベルとなる。この
出力はＯＲ回路４０に入力される。

このような状態のときに、ＯＲ回路４０の残シの入力端
子に負極性の書込パルス（ロ）が入力されると、そのま
まの形で出力されることになシ、各ＦＦ５１〜５６は前
記書込パルスの時刻ｔ１における立ち上がりエッヂで入
力Ｃ１〜Ｃ６にくる新たなデータを取シ込むことになる
。

次に、入力（２）として、Ｃ１〜Ｃ６に［−００１１０
０」という異常な設定信号が入ってきたとする。

このとき、ＥＮＯＲ回路１１，１３の入力は共に「００
」であり、その出力は「１」となる。また。

ＢＮＯＲ回路１２０入力は「１１」でらシ、その出力は
「１」となる。

このとき０ＮＯＲ回路２１の入力を検討してみると、Ｅ
ＮＯＲ回路１１からｌ’−１」、Ｃ３，Ｃ４からは「１
」となシ、その外のＣ５，Ｃ６は「００」となシ、結局
図示の上から順にｌ”１１１００Ｊの入力となる。従っ
て、ＮＯＲ回路２１の出力は。

「０」となる。

同様にＮＯＲ回路２２の入力を検討すると、ＥＮＯＲ回
路１２の出力が「１」であり、ＮＯＲ回路２２への残シ
の入力ｃｌ、Ｃ２，Ｃ５，Ｃａもともに「０」であるか
ら、その出力は「０」となる。また、ＮＯＲ回路２３の
入力を検討すると。

Ｃ１，Ｃ２からはｒＯＪが入力されるが、ＥＮＯＲ回路
１３．Ｃ３，Ｃ４からは「１」が入力されることとなシ
、結局その出力は「０」となる。

従って、ＮＯＲ回路３０への入力はいずれも「０」でア
シ、その出力（イ）はＨＩＧＨレベルとなる。この出力
はＯＲ回路４０に入力される。

この状態でＯＲ回路４０の他の端子に書込パルスが入力
されても、もともと出力がＨＩＧＨレベルであるから、
書込パルスの時刻ｔ１における立ち上がりエッヂは検出
されず、従って、ＦＦ５１〜５６に新たなデータは記憶
されず、以前の状態が保持されることになる。

第３図は第１図、第２図に示した誤設定防止回路を実際
のマイクロコンピュータに組み込んだ場合の概略図を示
す。

第３図において、３１はマイクロコンピュータの全体を
示しており、その中に第１図、第２図等に示す誤設定防
止回路３２が組み込まれる。マイクロコンピュータ３１
には、外部からデータバス。

アドレスバスの外、書込パルスが供給されている。

誤設定防止回路３２には、データおよび書込パルスのた
めの入力端子が設けられておυ、更に、エラー率設定回
路３３へのエラーレート設定出力端子を有している。

データバスからの設定用入力データは、誤設定防止回路
３２により、そのデータが正常であるか否かを検査され
、正常と判断されたときにのみ。

新たな設定用のデータとしてこれをエラー率検出回路３
３に出力する。

アドレス検出・書込パルス出力部３４は、アドレスバス
からのアドレスが特定のアドレスであるかをチエツクす
るもので、アドレスが特定のもので、書込パルスがきた
ときに、その書込パルスを誤設定防止回路３２釦伝える
ことになる。

なお、前記説明では設定用のデータが６ビツトの例につ
いて説明したが、勿論本発明はこれのみに限定されるも
のではない。

〔発明の効果〕

以上述べたとおり、この発明によれば、予め決められた
データ以外のデータが入ってきたときに。

それを検出することができるので、設定データによって
回路ブロック等の機能を設定する場合Ｋ。

誤設定をすることが防止できる。

【図面の簡単な説明】

第１図は本発明の原理図。 第２図は本発明の一実施例構成図。 第３図は本発明の応用例。 第４図は従来例である。 １０・・・データ異常検出部。 ４０、・・ＯＲゲート。 ５０・・・メモリ。 Ｃ１〜Ｃ６・・・入力端子。

Claims (1)

1. 【特許請求の範囲】 外部からの設定用のデータにより、動作条件等の機能を
   設定する動作設定回路において、 設定用のデータが正常か否かを判定するデータ異常検出
   手段（１０）と、 設定用のデータを一時保持する保持手段（５０）を具備
   し、 設定用データの前記保持手段（５０）への書き込みを前
   記データ異常検出手段（１０）における検出結果にもと
   づき行ない、設定すべきデータに誤りの存在することが
   検出されたときには以前のデータをそのまま保持するよ
   うにしたことを特徴とする誤設定防止回路。