JPH04107659A - メモリへのデータ誤書込み防止回路 - Google Patents
メモリへのデータ誤書込み防止回路Info
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- JPH04107659A JPH04107659A JP2226152A JP22615290A JPH04107659A JP H04107659 A JPH04107659 A JP H04107659A JP 2226152 A JP2226152 A JP 2226152A JP 22615290 A JP22615290 A JP 22615290A JP H04107659 A JPH04107659 A JP H04107659A
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- JP
- Japan
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- memory
- cpu
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- Pending
Links
- 230000000694 effects Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリへのデータ誤書込み防止回路に関し、特
に演算処理装置のＣＰＵからメモリへのデータ書込みの
制御を行う回路に関する。
に演算処理装置のＣＰＵからメモリへのデータ書込みの
制御を行う回路に関する。
従来の演算処理装置は、ＣＰＵから直接メモリへのデー
タの書込みを行う構成を有している。
タの書込みを行う構成を有している。
この従来の演算処理装置では、ＣＰＵから直接メモリへ
データの書込み処理を行っているため、ＣＰＵの暴走時
など、暴走を検出しＣＰＵをリセットするまでの間に、
メモリ内にデータを誤って書込んでしまう危険を伴って
いた。特に装置にとっての重要なシステムデータ等の誤
書込みが起ると、ＣＰＵの再立上げ時にシステムが異常
動作を起こす可能性を有していた。
データの書込み処理を行っているため、ＣＰＵの暴走時
など、暴走を検出しＣＰＵをリセットするまでの間に、
メモリ内にデータを誤って書込んでしまう危険を伴って
いた。特に装置にとっての重要なシステムデータ等の誤
書込みが起ると、ＣＰＵの再立上げ時にシステムが異常
動作を起こす可能性を有していた。
本発明のメモリへのデータ誤書込み防止回路は、ＣＰＵ
とメモリとを有する演算処理装置において、各データを
２回ずつ出力する前記ＣＰＵと、前記ＣＰＵから出力さ
れるデータを書込む第１のレジスタと、前記第１のレジ
スタから出力されるデータを書込む第２のレジスタと、
前記第１及び第２のレジスタから出力される２回目のデ
ータと１回目のデータとの一致／不一致を比較判定する
比較回路と、前記ＣＰＵから出力される前記第１及び第
２のレジスタの書込み信号を入力とし、一定の遅延を与
える遅延回路と、前記比較回路でデータの一致が判定さ
れたときに前記遅延回路出力の一定遅延を与えられた書
込み信号を出力する書込み制御回路と、前記書込み制御
回路の出力受信時に前記第１のレジスタからの出力デー
タを記憶する前記メモリとを備えている。
とメモリとを有する演算処理装置において、各データを
２回ずつ出力する前記ＣＰＵと、前記ＣＰＵから出力さ
れるデータを書込む第１のレジスタと、前記第１のレジ
スタから出力されるデータを書込む第２のレジスタと、
前記第１及び第２のレジスタから出力される２回目のデ
ータと１回目のデータとの一致／不一致を比較判定する
比較回路と、前記ＣＰＵから出力される前記第１及び第
２のレジスタの書込み信号を入力とし、一定の遅延を与
える遅延回路と、前記比較回路でデータの一致が判定さ
れたときに前記遅延回路出力の一定遅延を与えられた書
込み信号を出力する書込み制御回路と、前記書込み制御
回路の出力受信時に前記第１のレジスタからの出力デー
タを記憶する前記メモリとを備えている。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である０本実施
例の演算処理装置は、ＣＰＵＩと、データをラッチする
第１及び第２のレジスタ２及び３と、データを比較する
比較回路４と、書込み信号を遅延させる遅延回路５と、
書込み信号を制御する書込み制御回路６と、書込み信号
によりデータを格納するメモリ７とを備えている。
例の演算処理装置は、ＣＰＵＩと、データをラッチする
第１及び第２のレジスタ２及び３と、データを比較する
比較回路４と、書込み信号を遅延させる遅延回路５と、
書込み信号を制御する書込み制御回路６と、書込み信号
によりデータを格納するメモリ７とを備えている。
次に動作を説明する。ＣＰＵＩから出力されるメモリ７
への書込みデータは、第１のレジスタ２にＣＰＵＩから
の書込み信号によりラッチされる。ここで、再度ＣＰＵ
Ｉより同一のデータを第１のレジスタ２へ書込むと同時
に、第１のレジスタ２の出力データは第２のレジスタ３
でラッチされる。第１のレジスタ２がらの２回目のＣＰ
Ｕ出力データと第２のレジスタ３がらの１回目のＣＰＵ
出力データとは、比較回路４において一致／不一致の比
較判定が行なわれる。また、第１のレジスタ２の出力デ
ータは、メモリ７に入力され、比較回路４でデータ一致
検出時に書込み制御回路６によりメモリ７に書込みを行
い、不一致時には書込みを行なわないよう処理される。
への書込みデータは、第１のレジスタ２にＣＰＵＩから
の書込み信号によりラッチされる。ここで、再度ＣＰＵ
Ｉより同一のデータを第１のレジスタ２へ書込むと同時
に、第１のレジスタ２の出力データは第２のレジスタ３
でラッチされる。第１のレジスタ２がらの２回目のＣＰ
Ｕ出力データと第２のレジスタ３がらの１回目のＣＰＵ
出力データとは、比較回路４において一致／不一致の比
較判定が行なわれる。また、第１のレジスタ２の出力デ
ータは、メモリ７に入力され、比較回路４でデータ一致
検出時に書込み制御回路６によりメモリ７に書込みを行
い、不一致時には書込みを行なわないよう処理される。
すなわち、書込み制御回路６は、ＣＰＵＩからの書込み
信号に対し、第１のレジスタ２の出力データの遅延に対
応する一定遅延を与える遅延回路５の出力と比較回路４
の一致／不一致出力を用いて、データ一致時には遅延回
路５の出力であるデータ書込み信号をメモリ７へ出力し
、不一致時はデータ書込み信号のメモリへの出力を禁止
する。
信号に対し、第１のレジスタ２の出力データの遅延に対
応する一定遅延を与える遅延回路５の出力と比較回路４
の一致／不一致出力を用いて、データ一致時には遅延回
路５の出力であるデータ書込み信号をメモリ７へ出力し
、不一致時はデータ書込み信号のメモリへの出力を禁止
する。
以上説明したように本発明は、ＣＰＵからメモリへデー
タの書込みを実行する際に、同一データを２回出力し一
致している場合だけ実際にメモリへの書き込み動作を行
うようにしたので、ＣＰＵ暴走時のランダムなデータの
誤書込み及びＣＰＵとメモリが別ユニットに存在し、各
ユニットが活線挿抜される際に不確定なデータの誤書込
みを防止するという効果を有する。
タの書込みを実行する際に、同一データを２回出力し一
致している場合だけ実際にメモリへの書き込み動作を行
うようにしたので、ＣＰＵ暴走時のランダムなデータの
誤書込み及びＣＰＵとメモリが別ユニットに存在し、各
ユニットが活線挿抜される際に不確定なデータの誤書込
みを防止するという効果を有する。
１・・・ＣＰＵ、２・・・第１のレジスタ、３・・・第
２のレジスタ、４・・・比較回路、５・・・遅延回路、
６・・・書込み制御回路、７・・・メモリ。
２のレジスタ、４・・・比較回路、５・・・遅延回路、
６・・・書込み制御回路、７・・・メモリ。
Claims (1)
- ＣＰＵとメモリとを有する演算処理装置において、各デ
ータを２回ずつ出力する前記ＣＰＵと、前記ＣＰＵから
出力されるデータを書込む第１のレジスタと、前記第１
のレジスタから出力されるデータを書込む第２のレジス
タと、前記第１及び第２のレジスタから出力される２回
目のデータと１回目のデータとの一致／不一致を比較判
定する比較回路と、前記ＣＰＵから出力される前記第１
及び第２のレジスタの書込み信号を入力とし、一定の遅
延を与える遅延回路と、前記比較回路でデータの一致が
判定されたときに前記遅延回路出力の一定遅延を与えら
れた書込み信号を出力する書込み制御回路と、前記書込
み制御回路の出力受信時に前記第１のレジスタからの出
力データを記憶する前記メモリとを備えることを特徴と
するメモリへのデータ誤書込み防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2226152A JPH04107659A (ja) | 1990-08-28 | 1990-08-28 | メモリへのデータ誤書込み防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2226152A JPH04107659A (ja) | 1990-08-28 | 1990-08-28 | メモリへのデータ誤書込み防止回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04107659A true JPH04107659A (ja) | 1992-04-09 |
Family
ID=16840677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2226152A Pending JPH04107659A (ja) | 1990-08-28 | 1990-08-28 | メモリへのデータ誤書込み防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04107659A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53111247A (en) * | 1977-02-25 | 1978-09-28 | Fujitsu Ltd | Control system for memory unit |
| JPS558635A (en) * | 1978-06-30 | 1980-01-22 | Fujitsu Ltd | Storage device control system |
| JPS6473437A (en) * | 1987-09-16 | 1989-03-17 | Nec Corp | Memory write protection circuit |
-
1990
- 1990-08-28 JP JP2226152A patent/JPH04107659A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53111247A (en) * | 1977-02-25 | 1978-09-28 | Fujitsu Ltd | Control system for memory unit |
| JPS558635A (en) * | 1978-06-30 | 1980-01-22 | Fujitsu Ltd | Storage device control system |
| JPS6473437A (en) * | 1987-09-16 | 1989-03-17 | Nec Corp | Memory write protection circuit |
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