JPS6095661A - アドレスチエツク回路 - Google Patents
アドレスチエツク回路Info
- Publication number
- JPS6095661A JPS6095661A JP58202135A JP20213583A JPS6095661A JP S6095661 A JPS6095661 A JP S6095661A JP 58202135 A JP58202135 A JP 58202135A JP 20213583 A JP20213583 A JP 20213583A JP S6095661 A JPS6095661 A JP S6095661A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- address
- circuit
- check
- signals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/022—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in I/O circuitry
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はアドレスチェック回路に関し、特に主記憶装置
におけるアドレスチェック回路に関する。
におけるアドレスチェック回路に関する。
従来、この種の主記憶装置は第１図に示すよう忙中央処
理装置等の接続機器からメモリアクセス要求時に送出さ
れてくるアクセスアドレス１１゜１２’に保持するイン
タフェースレジスタ１３．１４と、該インタフェースレ
ジスタ１３．１４からのアクセスアドレスのうち何れか
一方をアドレス選択信号１６によシ選択出力するアドレ
ス選択回路１５と、記憶素子に供給するメモリアドレス
１７により作動する複数の記憶素子からなる記憶部１８
とを有している。この種の主記憶装置は大容量化に伴い
、用いられる記憶素子１すあたシのメモリ容量が増大の
傾向にあるため、記憶素子に供給するアドレス信号も増
加することとなり素子の入出力ビン数の制限によシアド
レス信号を２回に分けて供給するのが普通となっている
。
理装置等の接続機器からメモリアクセス要求時に送出さ
れてくるアクセスアドレス１１゜１２’に保持するイン
タフェースレジスタ１３．１４と、該インタフェースレ
ジスタ１３．１４からのアクセスアドレスのうち何れか
一方をアドレス選択信号１６によシ選択出力するアドレ
ス選択回路１５と、記憶素子に供給するメモリアドレス
１７により作動する複数の記憶素子からなる記憶部１８
とを有している。この種の主記憶装置は大容量化に伴い
、用いられる記憶素子１すあたシのメモリ容量が増大の
傾向にあるため、記憶素子に供給するアドレス信号も増
加することとなり素子の入出力ビン数の制限によシアド
レス信号を２回に分けて供給するのが普通となっている
。
したがって、この主記憶装置の動作は選択回路１５と選
択信号１６で、記憶部１８に供給するメモリアドレス１
７として最初にアクセスアドレス１１を供給し、一定時
間経過後にアクセスアドレス１２を供給して、その内容
を読出し、またはその位置にデータを書込むように働く
。
択信号１６で、記憶部１８に供給するメモリアドレス１
７として最初にアクセスアドレス１１を供給し、一定時
間経過後にアクセスアドレス１２を供給して、その内容
を読出し、またはその位置にデータを書込むように働く
。
しかしながら主記憶装置においては、選択回路１５ある
いは選択信号１６にエラーが発生すると不正なアドレス
が記憶部に供給されることとなシ、従ってエラー発生時
にメモリアクセスがあると所謂データ化けという致命的
万障害を引き起こすという欠点を有していた。
いは選択信号１６にエラーが発生すると不正なアドレス
が記憶部に供給されることとなシ、従ってエラー発生時
にメモリアクセスがあると所謂データ化けという致命的
万障害を引き起こすという欠点を有していた。
−本発明の目的は従来の主記憶装置における欠点を除去
すると共に記憶部姉対して不正々アドレスでメモリアク
セスが行なわれたことを検出するアドレスチェック回路
を提供することにある。
すると共に記憶部姉対して不正々アドレスでメモリアク
セスが行なわれたことを検出するアドレスチェック回路
を提供することにある。
本発明によれば、記憶部へのアドレスを時分割に供給す
る記憶素子を用いた主記憶装置におけるアドレスチェ、
り回路でありて、固定レベルヲ持チ互いに論理レベルの
異なる２信号を入力し、記憶部に対するアドレスの供給
切換えのタイミングに応じて何れか一方を選択するチェ
ック信号選択手段と、前記選択手段からの出力のレベル
変化を検出するレベル変化検出手段と、エラーが無い時
に前記レベル変化検出手段から出力される信号と同一位
相、同−論理状態および同一パルス巾を持った期待値信
号と前記レベル変化検出手段からの出力信号を比較し、
比較結果が一致しない時にエラー信号を出力する手段と
を含むＩアドレスチェック回路が得られる。
る記憶素子を用いた主記憶装置におけるアドレスチェ、
り回路でありて、固定レベルヲ持チ互いに論理レベルの
異なる２信号を入力し、記憶部に対するアドレスの供給
切換えのタイミングに応じて何れか一方を選択するチェ
ック信号選択手段と、前記選択手段からの出力のレベル
変化を検出するレベル変化検出手段と、エラーが無い時
に前記レベル変化検出手段から出力される信号と同一位
相、同−論理状態および同一パルス巾を持った期待値信
号と前記レベル変化検出手段からの出力信号を比較し、
比較結果が一致しない時にエラー信号を出力する手段と
を含むＩアドレスチェック回路が得られる。
次に本発明の実施例について図面を参照して説明する。
第２図は本発明の実施例を示す。第２図において、本発
明の主記憶装置は、第１図と同じ機能を持つインタフェ
ースレジスタ１３，１４、アドレス選択回路１５および
記憶部１８と、固定レベルの論理“０″と″ＩＮ信号を
入力しアドレス選択信号１６によシ何れか一方を選択し
チェック信号２ｏを出力するチェック信号選択回路１９
と、前記チェック信号２０の立上り微分信号２２を生成
する微分回路２１と該微分回路２１からの出力信号２２
と期待値信号２３とを入力し、両信号の比較結果が一致
しない時にエラー信号２５を出力する比較回路２４とを
含む。
明の主記憶装置は、第１図と同じ機能を持つインタフェ
ースレジスタ１３，１４、アドレス選択回路１５および
記憶部１８と、固定レベルの論理“０″と″ＩＮ信号を
入力しアドレス選択信号１６によシ何れか一方を選択し
チェック信号２ｏを出力するチェック信号選択回路１９
と、前記チェック信号２０の立上り微分信号２２を生成
する微分回路２１と該微分回路２１からの出力信号２２
と期待値信号２３とを入力し、両信号の比較結果が一致
しない時にエラー信号２５を出力する比較回路２４とを
含む。
なお、期待値信号２３はエラーが無い場合に微分回路２
４から出力される微分信号２２と同じ論理レベルを持っ
た信号である。第３図は本発明の一実施例におけるタイ
ムチャートを示す。
４から出力される微分信号２２と同じ論理レベルを持っ
た信号である。第３図は本発明の一実施例におけるタイ
ムチャートを示す。
第３図において本実施例はエラーが無い場合を動作サイ
クル１で示し、中央処理装置等から動作要求（図示せず
）が来ると、アクセスアドレス１１と１２がインタフェ
ースレジスタ１３．！：１４に保持される。この時点に
おいてアドレス選択回路１５ハアトレス切換信号１６に
よシアタセスアドレス１１側を選択しておシ、記憶部１
８に対するメモリアドレス１７としてアクセスアドレス
１１を供給する。アドレス選択回路１５は動作サイクル
開始から一定時間経過後にアドレス切換信号１６のレベ
ルが′θ″→“１＃と変化し、メモリアドレス１７とし
てアクセスアドレス１２を供給する。一方、チェック信
号選択回路１９はアドレス切換信号１６と同じ変化をし
、そのチェック信号２ｏを送出する。従ってチェック信
号２ｏが“０”→”１＃′に変化すると、微分回路２１
はその微分信号２２を出力する。比較回路２４において
は前記微分信号２２と期待値信号２３とを比較する。こ
の場合には一致しているのでエラー信号２５を出力しな
い。
クル１で示し、中央処理装置等から動作要求（図示せず
）が来ると、アクセスアドレス１１と１２がインタフェ
ースレジスタ１３．！：１４に保持される。この時点に
おいてアドレス選択回路１５ハアトレス切換信号１６に
よシアタセスアドレス１１側を選択しておシ、記憶部１
８に対するメモリアドレス１７としてアクセスアドレス
１１を供給する。アドレス選択回路１５は動作サイクル
開始から一定時間経過後にアドレス切換信号１６のレベ
ルが′θ″→“１＃と変化し、メモリアドレス１７とし
てアクセスアドレス１２を供給する。一方、チェック信
号選択回路１９はアドレス切換信号１６と同じ変化をし
、そのチェック信号２ｏを送出する。従ってチェック信
号２ｏが“０”→”１＃′に変化すると、微分回路２１
はその微分信号２２を出力する。比較回路２４において
は前記微分信号２２と期待値信号２３とを比較する。こ
の場合には一致しているのでエラー信号２５を出力しな
い。
次に本実施例は動作サイクル２において、アドレス切換
信号１６にエラーが発生した場合、アドレス切換信号１
６が動作サイクル開始から規定時間後に”０″→″″１
″にならないため動作サイクル開始から規定時間後に記
憶部１８に対して供給するメモリアドレスが本来アクセ
スアドレス１２でなければならないのがアクセスアドレ
ス１１を供給してしまう。一方、チェック信号選択回路
１９はアドレス切換信号１６が１０″固定なのでチェッ
ク信号２０も０２に固定されたまま微分回路２１に供給
される。従って、微分回路２１はその微分信号２２を出
力せず比較回路２４からエラー信号２５を出力する。
信号１６にエラーが発生した場合、アドレス切換信号１
６が動作サイクル開始から規定時間後に”０″→″″１
″にならないため動作サイクル開始から規定時間後に記
憶部１８に対して供給するメモリアドレスが本来アクセ
スアドレス１２でなければならないのがアクセスアドレ
ス１１を供給してしまう。一方、チェック信号選択回路
１９はアドレス切換信号１６が１０″固定なのでチェッ
ク信号２０も０２に固定されたまま微分回路２１に供給
される。従って、微分回路２１はその微分信号２２を出
力せず比較回路２４からエラー信号２５を出力する。
更に本実施例は動作サイクル３におりて、アドレス選択
回路１５にエラーが発生した場合、アドレス選択回路１
５が固定的にアクセスアドレス１２を選択することにな
るため本来、メモリアドレス１７としてアクセスアドレ
ス１１を供給しなければならない時にアクセスアドレス
１２′ｊｋ：供給スることとなる。特にチェック信号選
択回路１９はエラーの波及範囲がチップ全体に渡るよう
な場合にアドレス選択回路１５と同一の不正動作を行う
こととなり、チェック信号２０が゛ビ固定のまま微分回
路２１に供給される。従って、微分回路２１はその微分
信号２２を出力せず動作サイクル２と同様に比較回路２
４からエラー信号２５を出力する。
回路１５にエラーが発生した場合、アドレス選択回路１
５が固定的にアクセスアドレス１２を選択することにな
るため本来、メモリアドレス１７としてアクセスアドレ
ス１１を供給しなければならない時にアクセスアドレス
１２′ｊｋ：供給スることとなる。特にチェック信号選
択回路１９はエラーの波及範囲がチップ全体に渡るよう
な場合にアドレス選択回路１５と同一の不正動作を行う
こととなり、チェック信号２０が゛ビ固定のまま微分回
路２１に供給される。従って、微分回路２１はその微分
信号２２を出力せず動作サイクル２と同様に比較回路２
４からエラー信号２５を出力する。
なお、記憶部１８に供給するメモリアドレス１７は使用
する記憶素子のワード数に依存するが、２５６ｋＷＸ１
ｂ素子全仮定した場合でも９信号（９信号の２回転送で
１８信号→２ ＝２５６ｋ） あればヨイ。従って本実
施例においてはアドレス選択回路１５とチェック信号選
択回路１９を合わせても高々１０回路なので１チツプの
ＩＣ内に収容することは容易である。
する記憶素子のワード数に依存するが、２５６ｋＷＸ１
ｂ素子全仮定した場合でも９信号（９信号の２回転送で
１８信号→２ ＝２５６ｋ） あればヨイ。従って本実
施例においてはアドレス選択回路１５とチェック信号選
択回路１９を合わせても高々１０回路なので１チツプの
ＩＣ内に収容することは容易である。
本発明は以上説明したように不正なアドレス切換えが行
なわれたことを検出し、データ化は全未然に防ぐという
効果がある。
なわれたことを検出し、データ化は全未然に防ぐという
効果がある。
第１図は従来の主記憶装置を示すブロツク図、第２図は
本発明の一実施例を示すブロック図、第３図は本実施例
における各部のタイムチャー）ｋ示す図である。 １１４２・・・・・・アクセスアドレス、１３．１４・
・・・・・インタフェースレジスタ、１５・・−・・・
アドレス選択回路、１６・・・・−・アドレス切換信号
、１７・・・・・・メモリアドレス、１８・・・・・・
記憶部、１９・・・・・・チェック信号選択回路、２０
・・・・・・チェック信号、２１・・・・・・微分回路
、２２・・・・・・微分信号、２３・・・・・・期待値
信号、２４・・・・・・比較回路、２５・・・・・・エ
ラー信号。
本発明の一実施例を示すブロック図、第３図は本実施例
における各部のタイムチャー）ｋ示す図である。 １１４２・・・・・・アクセスアドレス、１３．１４・
・・・・・インタフェースレジスタ、１５・・−・・・
アドレス選択回路、１６・・・・−・アドレス切換信号
、１７・・・・・・メモリアドレス、１８・・・・・・
記憶部、１９・・・・・・チェック信号選択回路、２０
・・・・・・チェック信号、２１・・・・・・微分回路
、２２・・・・・・微分信号、２３・・・・・・期待値
信号、２４・・・・・・比較回路、２５・・・・・・エ
ラー信号。
Claims (1)
- 【特許請求の範囲】 記憶部へのアドレスを時分割に供給する記憶素子を用い
た主記憶装置におけるアドレスチェック回路であって、 固定レベルを持ち、互いに論理レベルの異なる２信号を
入力し、記憶部に対するアドレスの供給切換えのタイミ
ングに応じて何れか一方を選択出力するチェック信号選
択手段と、 前記選択手段からの出力のレベル変化を検出する手段と
、 エラーが無い時に前記レベル変化検出手段から出力され
る信号と同一位相、同−論理状態および同一パルス巾を
持った期待値信号と前記レベル変化検出手段からの出力
信号を比較し、比較結果が一致しない時にエラー信号を
出力する手段とを含むことを特徴とするアドレスチェッ
ク回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58202135A JPS6095661A (ja) | 1983-10-28 | 1983-10-28 | アドレスチエツク回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58202135A JPS6095661A (ja) | 1983-10-28 | 1983-10-28 | アドレスチエツク回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6095661A true JPS6095661A (ja) | 1985-05-29 |
Family
ID=16452535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58202135A Pending JPS6095661A (ja) | 1983-10-28 | 1983-10-28 | アドレスチエツク回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6095661A (ja) |
-
1983
- 1983-10-28 JP JP58202135A patent/JPS6095661A/ja active Pending
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