JPH05165735A - パリティエラー発生メモリ素子の識別方式 - Google Patents

Abstract

(57)【要約】 【目的】 メモリの１データを形成する複数のメモリ素
子のうち、パリティエラーの発生したメモリ素子を識別
できるようにしたパリティエラー発生メモリ素子の識別
方式を提供する。 【構成】 １データ内の各メモリ素子毎に設けられ、そ
のメモリのパリティを生成し且つパリティエラーを検出
するパリティ生成チェック回路２と、各メモリ素子毎の
パリティエラーの有無を識別するレジスタ回路７とを備
えた。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロコンピュータ
のメモリのパリティエラー検出方式に係り、特に、メモ
リの１データを形成する複数のメモリ素子のうち、パリ
ティエラーの発生したメモリ素子を識別できるようにし
たパリティエラー発生メモリ素子の識別方式に関するも
のである。

【０００２】

【従来の技術】マイクロコンピュータシステムのメモリ
の信頼性を高めるためにメモリにパリティを持たせるこ
とが行われることがある。この場合、メモリには書き込
み時にパリティが付加され、読み出し時にパリティチェ
ックが行われる。メモリはデータ用とパリティ用とに分
けられる。

【０００３】パリティ生成／チェック機能を有する従来
のマイクロコンピュータシステムの構成例を図４に示
す。このシステムは、演算処理を行うマイクロコンピュ
ータ３（以下マイコンと言う）、マイコン３の演算処理
用データを格納する、読出し書込み可能なデータ用メモ
リ４、メモリの選択信号を生成するアドレスデコーダ１
５、パリティデータを格納するパリティ用メモリ５、パ
リティデータの生成とパリティチェックとを行うパリテ
ィ生成チェック回路２から主に構成される。

【０００４】このシステムにおいてマイコン３がメモリ
にデータを書き込む時の手順を説明する。まず、マイコ
ン３が書込み先のアドレスをアドレスバス１１に出力す
ると、アドレスデコーダ１５はアドレスバス１１上の信
号をデコードしてメモリ選択信号１６を生成し、データ
用メモリ４とパリティ用メモリ５とに入力する。一方、
マイコン３は書込みデータをデータバス１２に出力し、
パリティ生成チェック回路２は、データバス１２上の信
号からパリティ信号１９を生成する。そして、マイコン
３がライト信号１７を出力すると、データ用メモリ４に
データが書き込まれ、パリティ用メモリ５にパリティ信
号が書き込まれる。

【０００５】次に、マイコン３がメモリからデータを読
み出す時の手順を説明する。マイコン３が読み出し先の
アドレスをアドレスバス１１に出力すると、アドレスデ
コーダ１５はアドレスバス１１上の信号をデコードして
メモリ選択信号１６を生成し、データ用メモリ４とパリ
ティ用メモリ５とに入力する。その後マイコン３は、リ
ード信号１８を出力してデータ用メモリ４からデータを
読みだし、またパリティ用メモリ５からパリティ信号を
読み出す。そして、パリティ生成チェック回路２は、デ
ータバス１２上のデータとパリティ信号１９とを用いて
パリティチェックを行い、異常のあるときにはパリティ
エラー検出信号２０をマイコンに出力する。通常、パリ
ティエラー検出信号２０はマイコンの割込み入力に接続
されている。

【０００６】ここで、パリティ生成チェック回路２は、
図３に示されるように、主にパリティ演算回路２１とＤ
ラッチ回路２２とから構成されている。パリティ演算回
路２１は９ビットの入力端子Ａ〜Ｉのパリティが偶数な
らΣＯ出力に０、奇数なら１を出力する。

【０００７】マイコン３がデータ用メモリ４にデータを
書き込む時には、パリティ演算回路２１のＡ〜Ｈ入力に
書込みデータが入力される。一方、マイコン３のライト
信号１７が書き込み時にはＬレベルになることから、負
論理ＯＲ回路２３の出力は、もう一方の入力に関係なく
Ｌレベルとなり、パリティ演算回路２１のＩ入力はＬレ
ベル即ち０になる。このため、Ａ〜Ｈ入力における１の
個数が偶数個の時にはΣＯ出力は、０になる。また、Ａ
〜Ｈ入力における１の個数が奇数個の時にはΣＯ出力
は、１になる。ΣＯ出力は、パリティ信号線１９を通し
てパリティ用メモリに伝達されるので、Ａ〜Ｈ入力即ち
書込みデータのパリティが偶数の時には０が、奇数の時
には１がパリティ用メモリ５の当該アドレスに書き込ま
れることになる。

【０００８】マイコン３がデータ用メモリ４からデータ
を読み出す時には、パリティ演算回路２１のＡ〜Ｈ入力
に読出しデータが入力され、一方マイコン３のライト信
号１７がＨレベルになることから、負論理ＯＲ回路２３
の出力は、もう一方の入力に等しくなり、パリティ演算
回路２１のＩ入力にはパリティ用メモリ５から読み出さ
れたパリティ信号１９がそのまま入力される。Ａ〜Ｈ入
力における１の個数が偶数個の時には、これに対応して
書込み時にパリティ用メモリ５に記憶されたパリティ信
号は０であったから、Ａ〜Ｉのパリティは偶数でΣＯ出
力には０が出力される。また、Ａ〜Ｈ入力における１の
個数が奇数個の時には、これに対応して書込み時にパリ
ティ用メモリ５に記憶されたパリティ信号は１であった
から、Ａ〜Ｉのパリティはやはり偶数になりΣＯ出力に
は０が出力される。即ち、データ用メモリ４からの読出
しデータのパリティが偶数奇数いずれであっても、パリ
ティ用メモリ５からのパリティ信号に補われて、ΣＯ出
力には０が出力され、Ｄラッチ回路２２にはＬレベルが
入力される。

【０００９】ところが、データ用メモリ４に異常が発生
して、読み出されたデータのうち奇数個のビットが変化
した場合には、Ａ〜Ｉのパリティが奇数になり、ΣＯ出
力には１が出力され、Ｄラッチ回路２２にはＨレベルが
入力される。その結果リード信号１８の後縁の立上がり
でラッチされて、パリティエラー検出信号２０がＨレベ
ルとなり、パリティエラー発生がマイコン３に通知され
る。

【００１０】

【発明が解決しようとする課題】ところで、従来のパリ
ティチェック方式では、パリティエラーが検出されて
も、どのデータ用メモリに異常が発生したのか分からな
い。これに対して、特開平３−９８１２９のようにパリ
ティエラー検出時のアドレスを保持させる方式が提案さ
れている。

【００１１】しかしながら、マイコンシステムにあって
は、メモリは１データビット幅を形成するために複数の
メモリ素子を配列して構成されているのが通例である。
例えは３２ビットマイコンを使用するとき、３２ビット
幅のデータバスに８ビット幅のメモリを４個並設してメ
モリを構成する。この３２ビットマイコンが３２ビット
のデータを読み出した時、パリティエラーが検出され、
特開平３−９８１２９のようにパリティエラー検出時の
アドレスが保持されても、どのメモリ素子に異常が発生
したのかは分からない。このため、パリティエラーが検
出され、メモリに異常が発生したことが分かっても、メ
モリ素子を良品と交換するなどのメンテナンスに役立て
ることができなかった。

【００１２】そこで、本発明の目的は、上記課題を解決
し、メモリの１データを形成する複数のメモリ素子のう
ち、パリティエラーの発生したメモリ素子を識別できる
ようにしたパリティエラー発生メモリ素子の識別方式を
提供することにある。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に本発明は、１データ内の各メモリ素子毎に設けられ、
そのメモリのパリティを生成し且つパリティエラーを検
出するパリティ生成チェック回路と、各メモリ素子毎の
パリティエラーの有無を識別するレジスタ回路とを備え
たものである。

【００１４】

【作用】上記構成により、パリティ生成チェック回路
は、メモリ書き込み時には、各メモリ素子毎のパリティ
を生成してメモリに書込み、メモリ読み出し時には、各
メモリ素子毎のパリティエラーを検出する。レジスタ回
路には、各メモリ素子毎のパリティエラーの有無が一時
記憶される。従って、レジスタ回路の記憶内容を調べる
ことにより、パリティエラーの発生したメモリ素子を識
別できる。

【００１５】

【実施例】以下本発明の一実施例を添付図面に基づいて
詳述する。

【００１６】図１に本発明に係るパリティエラーメモリ
素子識別回路１を示す。また、図２にはこのパリティエ
ラーメモリ素子識別回路１を組み込んだマイコンシステ
ムの一例を示す。マイコン３、データ用メモリ４、アド
レスバス１１、データバス１２、アドレスデコーダ１
５、メモリ選択信号１６、ライト信号１７、リード信号
１８は、従来のマイコンシステムと同様である。ここ
で、マイコン３には３２ビットマイコンが使用され、デ
ータ用メモリ４には８ビットメモリ素子が４個並設され
ているものとする。パリティ用メモリ５には、４ビット
以上のメモリ素子が使用されている。

【００１７】図１のパリティエラーメモリ素子識別回路
１において、パリティ生成チェック回路２は、図３で示
した従来のパリティ生成チェック回路２ａ〜２ｄが４回
路設けられ、それぞれメモリ素子に対応付けられてい
る。各パリティ生成チェック回路２のパリティエラー検
出信号６（６ａ〜６ｄ）は、レジスタ回路７に入力され
ている。レジスタ回路７は、４個のＲＳフリップフロッ
プ８（８ａ〜８ｄ）と１個の４ビット以上の３ステート
バッファ９とから構成されている。各パリティ生成チェ
ック回路のパリティエラー検出信号６は、それぞれの後
段に設けられた各ＲＳフリップフロップ８のＳ入力（セ
ット入力）に接続され、各ＲＳフリップフロップ８のＱ
出力は、３ステートバッファ９の各Ａ入力へ接続されて
いる。各ＲＳフリップフロップ８のＲ入力（リセット入
力）及び３ステートバッファ９のＧ入力（活性化入力）
には、レジスタ回路７の選択信号１０が接続されてい
る。レジスタ回路選択信号１０は、アドレスバス１１か
らデコードして得られるものである。３ステートバッフ
ァ９の各Ｙ出力（３ステート出力）はデータバス１２に
接続されている。また、各パリティ生成チェック回路２
のパリティエラー検出信号６は、ＯＲ回路１３により論
理和となり、パリティエラー検出割込み信号１４が形成
されて、これがマイコン３の割込み信号へ接続されてい
る。

【００１８】次に実施例の作用を述べる。

【００１９】このマイコンシステムにおいてマイコン３
がメモリにデータを書き込む時の手順を説明する。ま
ず、マイコン３が書込み先のアドレスをアドレスバス１
１に出力すると、アドレスデコーダ１５はアドレスバス
１１上の信号をデコードしてメモリ選択信号１６を生成
し、データ用メモリ４とパリティ用メモリ５とに入力す
る。一方、マイコン３は書込みデータをデータバス１２
に出力し、各パリティ生成チェック回路２は、データバ
ス１２上の信号から各メモリ素子毎のパリティ信号を生
成する。パリティ信号は４ビット生成される。そして、
マイコン３がライト信号１７を出力すると、データ用メ
モリ４にデータが書き込まれ、パリティ用メモリ５にパ
リティ信号が書き込まれる。

【００２０】次に、マイコン３がメモリからデータを読
み出す時の手順を説明する。マイコンが読み出し先のア
ドレスをアドレスバス１１に出力すると、アドレスデコ
ーダ１５はアドレスバス１１上の信号をデコードしてメ
モリ選択信号１６を生成し、データ用メモリ４とパリテ
ィ用メモリ５とに入力する。その後マイコン３は、リー
ド信号１８を出力してデータ用メモリ４からデータを読
みだし、またパリティ用メモリ５からパリティ信号を読
み出す。そして、各パリティ生成チェック回路２は、デ
ータバス１２上のデータと各パリティ信号とを用いて各
メモリ素子毎のパリティチェックを行う。

【００２１】各パリティ生成チェック回路２の動作は、
従来例と同様なので説明しないが、パリティエラーが発
生するとそのメモリ素子に対応したパリティ生成チェッ
ク回路（２ａ〜２ｄのいずれか。ここでは２ａとする）
のパリティエラー検出信号がＨレベルとなる。従って、
このパリティ生成チェック回路２ａに対応するレジスタ
回路７のＲＳフリップフロップ８ａのＱ出力がＨレベル
になる。また、各パリティエラー検出信号６の内１つで
もＨレベルのときには、ＯＲ回路１３によりパリティエ
ラー検出割込み信号１４がマイコンに出力される。

【００２２】割込みが発生するとマイコンは、レジスタ
回路７の内容を読み出すために、そのアドレスをアドレ
スバス１１に出力する。これによりレジスタ回路の選択
信号１０がＬレベルになり、３ステートバッファ９はデ
ータバス１２へ出力をのせる。こうしてマイコン３は、
レジスタ回路７に記憶されている各メモリ素子毎のパリ
ティエラーの有無を読み出すことができる。即ち、パリ
ティエラーの発生したメモリ素子を識別できることにな
る。

【００２３】なお、本実施例にあっては、３２ビットマ
イコンと４個の８ビットメモリと使用して構成したが、
１データビット幅を形成するために複数のメモリ素子を
配列してなるメモリを有するものであれば、本発明の奏
する効果には変わりがない。

【００２４】

【発明の効果】本発明は次の如き優れた効果を発揮す
る。

【００２５】パリティエラーが検出され、メモリに異常
が発生したことが分かった時、異常の発生したメモリ素
子が容易に識別できるので、良品との交換が容易にな
り、短時間に修理ができるようになる。

【図面の簡単な説明】

【図１】本発明の一実施例を示すパリティエラーメモリ
素子識別回路のブロック図である。

【図２】本発明の一実施例を示すマイコンシステムのブ
ロック図である。

【図３】従来例を示すパリティ生成チェック回路の回路
図である。

【図４】従来例を示すマイコンシステムのブロック図で
ある。

【符号の説明】

１ パリティエラーメモリ素子識別回路 ２、２ａ〜２ｄ パリティ生成チェック回路 ７ レジスタ回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 マイクロコンピュータとデータ用メモリ
   とパリティ用メモリとパリティ生成チェック回路からな
   り、且つ、データ用メモリが１データビット幅を形成す
   るために複数のメモリ素子を配列し形成されるマイクロ
   コンピュータシステムにおいて、１データ内の各メモリ
   素子毎に設けられ、そのメモリのパリティを生成し且つ
   パリティエラーを検出するパリティ生成チェック回路
   と、各メモリ素子毎のパリティエラーの有無を識別する
   レジスタ回路とを備えたことを特徴とするパリティエラ
   ー発生メモリ素子の識別方式。