JPS5912000B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS5912000B2 JPS5912000B2 JP55052773A JP5277380A JPS5912000B2 JP S5912000 B2 JPS5912000 B2 JP S5912000B2 JP 55052773 A JP55052773 A JP 55052773A JP 5277380 A JP5277380 A JP 5277380A JP S5912000 B2 JPS5912000 B2 JP S5912000B2
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
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- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は半導体記憶装置の改良に関する。
半導体記憶装置として従来、第１図に示す如く、複数Ｎ
個のアドレス信号Ａ１〜ＡＮを受け、複数Ｎ本の出力線
Ｂ，〜ＢＮに夫々アドレス信号Ａ１〜ＡＮと同論理のア
ドレス信号Ｃ１〜ＣＮを、複数Ｎ本の出力線Ｂ，〜ＢＮ
に夫々アドレス信号Ａ，〜ＡＮと逆論理のアドレス信号
Ｃ１〜ＣＮを出力するアドレスバツフア回路１と、その
アドレスバツフア回路１よりのアドレス信号Ｃ，〜ＣＮ
及びＣ１〜ＣＮを受け、複数Ｍ本の出力線Ｄ１〜ＤＭ中
の１つの出力線Ｄｉ（１＝１，２・・・・・・Ｍ）に選
択信号Ｅｉを出力するアドレスデコーダ２と、そのアド
レスデコーダ２の複数Ｍ本の出力線Ｄ１〜ＤＭに夫々接
続された複数Ｍ本のワード線Ｘ１〜ＸＭと、複数Ｌ本の
ビツト線Ｙ，〜ＹＬを延長せしめてなるマルチプレクサ
４とを有し、ワード線Ｘｉとビツト線Ｙｊ（ｊ−１，２
・・・・・・Ｌ）との間に記憶セルＭｉｊが接続され、
ワード線Ｘｉが選択信号Ｅｉを受けた場合記憶セルＭｉ
，〜ＭｉＬより夫々得られる読出情報Ｆｉ，〜ＦｉＬを
マルチプレクサ４に出力し、そのマルチプレクサ４より
読出情報Ｆｉｌ〜ＦｉＬ中の１つの読出情報Ｆｉｊを出
力する様になされた記憶セルアレイ回路３とを具備する
構成の半導体記憶回路Ｇと、その半導体記憶回路Ｇとの
対応部分とは同一符号にダツシユを附して示されている
半導体記憶回路Ｇと同じ半導体記憶回路σと、半導体記
憶回路Ｇ及びσより夫々得られる読出情報Ｆｉｊ及びＦ
ｉｊを出力端子５に導出するオア回路構成の出力回路６
とを具備する構成のものが提案されている。
個のアドレス信号Ａ１〜ＡＮを受け、複数Ｎ本の出力線
Ｂ，〜ＢＮに夫々アドレス信号Ａ１〜ＡＮと同論理のア
ドレス信号Ｃ１〜ＣＮを、複数Ｎ本の出力線Ｂ，〜ＢＮ
に夫々アドレス信号Ａ，〜ＡＮと逆論理のアドレス信号
Ｃ１〜ＣＮを出力するアドレスバツフア回路１と、その
アドレスバツフア回路１よりのアドレス信号Ｃ，〜ＣＮ
及びＣ１〜ＣＮを受け、複数Ｍ本の出力線Ｄ１〜ＤＭ中
の１つの出力線Ｄｉ（１＝１，２・・・・・・Ｍ）に選
択信号Ｅｉを出力するアドレスデコーダ２と、そのアド
レスデコーダ２の複数Ｍ本の出力線Ｄ１〜ＤＭに夫々接
続された複数Ｍ本のワード線Ｘ１〜ＸＭと、複数Ｌ本の
ビツト線Ｙ，〜ＹＬを延長せしめてなるマルチプレクサ
４とを有し、ワード線Ｘｉとビツト線Ｙｊ（ｊ−１，２
・・・・・・Ｌ）との間に記憶セルＭｉｊが接続され、
ワード線Ｘｉが選択信号Ｅｉを受けた場合記憶セルＭｉ
，〜ＭｉＬより夫々得られる読出情報Ｆｉ，〜ＦｉＬを
マルチプレクサ４に出力し、そのマルチプレクサ４より
読出情報Ｆｉｌ〜ＦｉＬ中の１つの読出情報Ｆｉｊを出
力する様になされた記憶セルアレイ回路３とを具備する
構成の半導体記憶回路Ｇと、その半導体記憶回路Ｇとの
対応部分とは同一符号にダツシユを附して示されている
半導体記憶回路Ｇと同じ半導体記憶回路σと、半導体記
憶回路Ｇ及びσより夫々得られる読出情報Ｆｉｊ及びＦ
ｉｊを出力端子５に導出するオア回路構成の出力回路６
とを具備する構成のものが提案されている。
所で斯る半導体記憶装置によれば、半導体記憶回路Ｇの
記憶セルアレイ回路３の記憶セルＭｉｊとこれに対応さ
せる半導体記憶回路αの記憶セルアレイ回路ｙの記憶セ
ルＭｉｊ′とに同時に欠陥が生ずる又は生じている確率
は十分小であることにより、半導体記憶装置としての機
能が失なわれる確率が十分小であるという特徴を有する
ものである。然し乍ら第１図にて上述せる半導体記憶装
置の場合、例えば半導体記憶回路Ｇのアドレスバツフア
回路１及びアドレスデコーダ２間の出力線Ｂｑ及びＢｃ
（（ｑ＝１，２・・・・・・Ｎ）間に短絡欠陥が生じた
又は生じていることにより、出力線Ｂｑ及びＢｑ′＋．
のアドレス信号Ｃｑ及びＣイが共に２値表示で「１」又
は「０」となつている誤りを有していても、アドレスデ
コーダ２がこれを認識し得ず、依つて記憶セルアレイ回
路３より読出情報Ｆｉｊが得られるべきであるにも抱ら
ず、これとは異なる他の読出情報が誤つて出力されるこ
とになるという欠点を有するものであつた。依つて本発
明は斯る欠点のない新規な半導体記憶装置を提案せんと
するもので、以下詳述する所より明らかとなるであろう
。
記憶セルアレイ回路３の記憶セルＭｉｊとこれに対応さ
せる半導体記憶回路αの記憶セルアレイ回路ｙの記憶セ
ルＭｉｊ′とに同時に欠陥が生ずる又は生じている確率
は十分小であることにより、半導体記憶装置としての機
能が失なわれる確率が十分小であるという特徴を有する
ものである。然し乍ら第１図にて上述せる半導体記憶装
置の場合、例えば半導体記憶回路Ｇのアドレスバツフア
回路１及びアドレスデコーダ２間の出力線Ｂｑ及びＢｃ
（（ｑ＝１，２・・・・・・Ｎ）間に短絡欠陥が生じた
又は生じていることにより、出力線Ｂｑ及びＢｑ′＋．
のアドレス信号Ｃｑ及びＣイが共に２値表示で「１」又
は「０」となつている誤りを有していても、アドレスデ
コーダ２がこれを認識し得ず、依つて記憶セルアレイ回
路３より読出情報Ｆｉｊが得られるべきであるにも抱ら
ず、これとは異なる他の読出情報が誤つて出力されるこ
とになるという欠点を有するものであつた。依つて本発
明は斯る欠点のない新規な半導体記憶装置を提案せんと
するもので、以下詳述する所より明らかとなるであろう
。
第２図は本願第１番目の発明による半導体記憶回路の一
例を示し、第１図との対応部分には同一符号を附し詳細
説明はこれを省略するも、第１図にて上述せる構成に於
て、その半導体記憶回路Ｇに、出力線Ｂｑ及びＢｑに夫
々得られるアドレス信号Ｃｑ及びＣｑの内容が論理的に
一致する場合このことを検出する検出回路７と、その検
出回路７より得られる検出信号Ｋに基き記憶セルアレイ
回路３より得られる読出情報が出力回路６に出力される
のを無効にする為の記憶セルアレイ回路３及び出力回路
６間に介挿せる情報無効化回路８とが設けられ、又半導
体記憶回路αにも検出回路７と同様の検出回路７′と情
報無効化回路８と同様の情報無効化回路８′とが半導体
記憶回路Ｇの場合に準じて設けられていることを除いて
は第１図の場合と同様の構成を有する。
例を示し、第１図との対応部分には同一符号を附し詳細
説明はこれを省略するも、第１図にて上述せる構成に於
て、その半導体記憶回路Ｇに、出力線Ｂｑ及びＢｑに夫
々得られるアドレス信号Ｃｑ及びＣｑの内容が論理的に
一致する場合このことを検出する検出回路７と、その検
出回路７より得られる検出信号Ｋに基き記憶セルアレイ
回路３より得られる読出情報が出力回路６に出力される
のを無効にする為の記憶セルアレイ回路３及び出力回路
６間に介挿せる情報無効化回路８とが設けられ、又半導
体記憶回路αにも検出回路７と同様の検出回路７′と情
報無効化回路８と同様の情報無効化回路８′とが半導体
記憶回路Ｇの場合に準じて設けられていることを除いて
は第１図の場合と同様の構成を有する。
この場合検出回路７の一例はアドレス信号Ｃｑ及びＣｑ
を入力とし、それ等の排他的論理和のとられた信号の逆
論理たる出力信号Ｈｑを導出する排他的論理和否定回路
Ｐｑと、排他的論理和否定回路Ｐ，〜ＰＮの出力信号Ｈ
，〜ＨＮを入力とするオア回路９と、そのオア回路９よ
り得られる出力信号Ｈｑが２値表示で「１」で得られて
それがセツト端子ｓに与えられている状態でクロツク信
号端子１０よりのクロツク信号φがクロツ端子ｔに与え
られた場合セツトされ、又これよりりセツト信号端子１
１よりのりセツト信号ＲＳがりセツト端子ｒに与えられ
た場合りセツトされる様になされたＲＳＴ型フリツプフ
ロツプ１２とを有し、而して出力信号Ｈｑが２値表示で
「１」で得られている又は得られる場合フリツプフロツ
プ１２の出力端子０より２値表示で「１」をとる出力が
検出信号Ｋとして得られる様になされた構成を有する。
を入力とし、それ等の排他的論理和のとられた信号の逆
論理たる出力信号Ｈｑを導出する排他的論理和否定回路
Ｐｑと、排他的論理和否定回路Ｐ，〜ＰＮの出力信号Ｈ
，〜ＨＮを入力とするオア回路９と、そのオア回路９よ
り得られる出力信号Ｈｑが２値表示で「１」で得られて
それがセツト端子ｓに与えられている状態でクロツク信
号端子１０よりのクロツク信号φがクロツ端子ｔに与え
られた場合セツトされ、又これよりりセツト信号端子１
１よりのりセツト信号ＲＳがりセツト端子ｒに与えられ
た場合りセツトされる様になされたＲＳＴ型フリツプフ
ロツプ１２とを有し、而して出力信号Ｈｑが２値表示で
「１」で得られている又は得られる場合フリツプフロツ
プ１２の出力端子０より２値表示で「１」をとる出力が
検出信号Ｋとして得られる様になされた構成を有する。
又情報無効化回路８の一例は記憶セルアレイ回路３及び
出力回路６間に、一方の入力端を記憶セルアレイ回路３
の出力端に接続せる２入力のアンド回路１３と、入力側
を検出回路７の出力端に、出力側をアンド回路１３の他
方の入力端に接続せるインバータ回路１４とを有し、検
出回路７より検出信号Ｋが得られている限り、記憶セル
アレイ回路３より読出情報が得られても、アンド回路１
３より出力回路６に常に２値表示で「０」をとる信号を
出力する様になされた構成を有する。又詳細説明はこれ
を省略するも、検出回路７′及び情報無効化回路８′も
、検出回路７及び情報無効化回路８との対応部分に同一
符号を附して示す如く、検出回路７及び情報無効化回路
８と同様の構成を有する。以上が本願第１番目の発明に
よる半導体記憶装置の一例構成であるが、斯る構成によ
れば、それが上述せる事項を除いては第１図にて上述せ
る従来の半導体記憶装置の場合と同様の構成を有するの
で、半導体記憶回路Ｇ及びＧの何れか一方例えば半導体
記憶回路Ｇのアドレスバツフア回路１及びアドレスデコ
ーダ２間の出力線Ｂｑ及びＢｑ間に短絡欠陥が生じたり
又は生じていたりしない限り、上述せる所より明らかな
如く検出回路７よりは２値表示で「１」をとる検出信号
Ｋは得られず、依つて第１図にて上述せる従来の半導体
記憶装置の場合と同様の特徴を以つて半導体装置として
の機能の得られること明らかであるが、例えば半導体記
憶回路Ｇのアドレスバツフア回路１及びアドレスコータ
２間の出力線Ｂｑ及びＢｑ間に短絡欠陥が生じた又は生
じていることにより、出力線Ｂｑ及びＢｑ上のアドレス
信号Ｃｑ及びＣｑが共に２値表示で「Ｏ」となつている
という誤りを有すれば、上述せる所より明らかな如く、
検出回路７より２値表示で［１」をとる検出信号Ｋが得
ら一れ、この為記憶セルアレイ回路８のマルチプレクサ
４より読出情報が２値表示で「１」として得られても、
それが２値表示で「Ｏ］となつて出力回路６を通じて出
力端子５に導出され、所でこの場合記憶セルアレイ回路
３のマルチプレクサ４より得られる読出情報は第１図に
て前述せる如く読出情報Ｆｉｊとして得られるべきその
読出情報ＦｉＪとは異なる誤つた読出情報であるもので
あり、依つてこの場合マルチプレクサ４より得られる誤
つた読出情報を出力端子５に出力せず、無効化すること
が出来るという大なる特徴を有するものである。次に第
３図を伴なつて本願第２番目の発明による半導体記憶装
置の実施例を述べるに、第２図との対応部分には同一符
号を附し詳細説明はこれを省略するも、第２図にて上述
せる構成に於て、その情報無効化回路８が省略され、然
し乍ら半導体記憶回路Ｇに関し、そのアドレスバツフア
回路１及びアドレスデコーダ２間の出力線Ｂ１及びＢ，
〜ＢＮ及び百Ｎに一方の入力端及び出力端間を介挿せし
めた関係で配されてなる２入力のアンド回路Ｕ１及びＵ
１〜Ｕ及びＵと、アンド回路Ｕ，及びＵ１〜賑及び口Ｎ
とアドレスデコーダ２間の出力線Ｂ１及び百，〜ＢＮ及
び百Ｎに一方の入力端及び出力端を介挿せしめた関係で
配されてなる２入力のオア回路Ｗ，及びＷ１〜ＷＮ及び
ＷＮとが設けられ、又検出回路７にそのフリツプフロツ
プ１２より得られる検出信号Ｋを入力とするインバー・
夕回路１５と、検出信号Ｋを一の入力とし、信号端子１
６よりの２値表示で「１」及び「Ｏ」の何れか一方をと
る信号Ｚを他の入力とせる２入力のアンド回路１７とを
有し、而して検出信号Ｋが２値表示で「０」で得られて
いる限り、従つてインバポタ回路１５より得られる出力
ＱＵ及びアンド回路１７より得られる出力ＱＷが２値表
示で夫々「１」及び「Ｏ］で得られている限り、アドレ
スバツフア回路１よりのアドレス信号Ｃ１及びＣ１〜Ｃ
Ｎ及びＣＮが第２図の場合と同様にアドレスデコーダ２
に供給されるも、検出信号Ｋが２値表示で「１」で得ら
れ従つて出力ＱＵ及びＱＷが夫々２値表示で「Ｏ」及び
「１」で得られる場合、アドレスバツフア回路１よりア
ドレス信号Ｃ，及びＣ１〜ＣＮ及びＣＮがオア回路Ｗ１
及びＷ，〜ＷＮ及びＷＮに供給されず、然し乍ら信号端
子１６よりの信号Ｚがオア回路Ｗ１及び′Ｗ１〜ＷＮ及
びＶＶＮを通じてアドレスデコーダ回路２に供給され、
この為アドレスデコーダ回路２をこれより選択信号Ｅｌ
をを出力線Ｄｉに出力するという機能が得られない様に
構成されている。
出力回路６間に、一方の入力端を記憶セルアレイ回路３
の出力端に接続せる２入力のアンド回路１３と、入力側
を検出回路７の出力端に、出力側をアンド回路１３の他
方の入力端に接続せるインバータ回路１４とを有し、検
出回路７より検出信号Ｋが得られている限り、記憶セル
アレイ回路３より読出情報が得られても、アンド回路１
３より出力回路６に常に２値表示で「０」をとる信号を
出力する様になされた構成を有する。又詳細説明はこれ
を省略するも、検出回路７′及び情報無効化回路８′も
、検出回路７及び情報無効化回路８との対応部分に同一
符号を附して示す如く、検出回路７及び情報無効化回路
８と同様の構成を有する。以上が本願第１番目の発明に
よる半導体記憶装置の一例構成であるが、斯る構成によ
れば、それが上述せる事項を除いては第１図にて上述せ
る従来の半導体記憶装置の場合と同様の構成を有するの
で、半導体記憶回路Ｇ及びＧの何れか一方例えば半導体
記憶回路Ｇのアドレスバツフア回路１及びアドレスデコ
ーダ２間の出力線Ｂｑ及びＢｑ間に短絡欠陥が生じたり
又は生じていたりしない限り、上述せる所より明らかな
如く検出回路７よりは２値表示で「１」をとる検出信号
Ｋは得られず、依つて第１図にて上述せる従来の半導体
記憶装置の場合と同様の特徴を以つて半導体装置として
の機能の得られること明らかであるが、例えば半導体記
憶回路Ｇのアドレスバツフア回路１及びアドレスコータ
２間の出力線Ｂｑ及びＢｑ間に短絡欠陥が生じた又は生
じていることにより、出力線Ｂｑ及びＢｑ上のアドレス
信号Ｃｑ及びＣｑが共に２値表示で「Ｏ」となつている
という誤りを有すれば、上述せる所より明らかな如く、
検出回路７より２値表示で［１」をとる検出信号Ｋが得
ら一れ、この為記憶セルアレイ回路８のマルチプレクサ
４より読出情報が２値表示で「１」として得られても、
それが２値表示で「Ｏ］となつて出力回路６を通じて出
力端子５に導出され、所でこの場合記憶セルアレイ回路
３のマルチプレクサ４より得られる読出情報は第１図に
て前述せる如く読出情報Ｆｉｊとして得られるべきその
読出情報ＦｉＪとは異なる誤つた読出情報であるもので
あり、依つてこの場合マルチプレクサ４より得られる誤
つた読出情報を出力端子５に出力せず、無効化すること
が出来るという大なる特徴を有するものである。次に第
３図を伴なつて本願第２番目の発明による半導体記憶装
置の実施例を述べるに、第２図との対応部分には同一符
号を附し詳細説明はこれを省略するも、第２図にて上述
せる構成に於て、その情報無効化回路８が省略され、然
し乍ら半導体記憶回路Ｇに関し、そのアドレスバツフア
回路１及びアドレスデコーダ２間の出力線Ｂ１及びＢ，
〜ＢＮ及び百Ｎに一方の入力端及び出力端間を介挿せし
めた関係で配されてなる２入力のアンド回路Ｕ１及びＵ
１〜Ｕ及びＵと、アンド回路Ｕ，及びＵ１〜賑及び口Ｎ
とアドレスデコーダ２間の出力線Ｂ１及び百，〜ＢＮ及
び百Ｎに一方の入力端及び出力端を介挿せしめた関係で
配されてなる２入力のオア回路Ｗ，及びＷ１〜ＷＮ及び
ＷＮとが設けられ、又検出回路７にそのフリツプフロツ
プ１２より得られる検出信号Ｋを入力とするインバー・
夕回路１５と、検出信号Ｋを一の入力とし、信号端子１
６よりの２値表示で「１」及び「Ｏ」の何れか一方をと
る信号Ｚを他の入力とせる２入力のアンド回路１７とを
有し、而して検出信号Ｋが２値表示で「０」で得られて
いる限り、従つてインバポタ回路１５より得られる出力
ＱＵ及びアンド回路１７より得られる出力ＱＷが２値表
示で夫々「１」及び「Ｏ］で得られている限り、アドレ
スバツフア回路１よりのアドレス信号Ｃ１及びＣ１〜Ｃ
Ｎ及びＣＮが第２図の場合と同様にアドレスデコーダ２
に供給されるも、検出信号Ｋが２値表示で「１」で得ら
れ従つて出力ＱＵ及びＱＷが夫々２値表示で「Ｏ」及び
「１」で得られる場合、アドレスバツフア回路１よりア
ドレス信号Ｃ，及びＣ１〜ＣＮ及びＣＮがオア回路Ｗ１
及びＷ，〜ＷＮ及びＷＮに供給されず、然し乍ら信号端
子１６よりの信号Ｚがオア回路Ｗ１及び′Ｗ１〜ＷＮ及
びＶＶＮを通じてアドレスデコーダ回路２に供給され、
この為アドレスデコーダ回路２をこれより選択信号Ｅｌ
をを出力線Ｄｉに出力するという機能が得られない様に
構成されている。
又半導体記憶回路σに関し、半導体記憶回路Ｇとの対応
部分には同一符号を附して示す如く、詳細説明はこれを
省略するも、半導体記憶回路Ｇ（こ準じて構成されてい
る。以上が本願第２番目の発明による半導体記憶装置の
実施例の構成であるが、斯る構成によれば、それが上述
せる事項を除いては第２図にて上述せる本願第１番目の
発明による半導体記憶装置の場合と同様の構成を有する
ので、半導体記憶回路Ｇ及びσの何れか一方例えば半導
体記憶回路Ｇのオア回路Ｗ１及びＶｌｌ〜ＷＮ及びＷＮ
とアドレスデコーダ２との間の出力線Ｂｑ及びＢｑ間に
短絡欠陥が生じたり又は生じていたりしない限り、第２
図の場合と同様の特徴を以つて半導体記憶装置として機
能の得られることが明らかであるが、例えば半導体記憶
回路Ｇのオア回路Ｗ１及び′Ｗ１〜ＷＮ及びＸＶＮとア
ドレスデコーダ２との間の出力線Ｂｑ及びＢｑ間に短絡
欠陥が生じた又は生じていることにより、その出力線Ｂ
ｑ及びＢｑ上のアドレス信号Ｃｑ及び′Ｃｑが共に２値
表示で「０」となつている誤りを有するものにならんと
しても、上述せる所より明らかな如く、アドレスレコー
ダ２に対する出力線Ｂ，及び百，〜ＢＮ及びＢＮに２値
表示で「１」又は［０」をとる信号Ｚが与えられるので
、アドレスレコーダ２が選択信号Ｅｉを出力線Ｄｌに出
力する機能を有さないことになり、依つて出力線Ｂｑ及
びＢｑ間に短絡欠陥が生じた又は生じていたりしても、
出力端子５より誤つた読出情報を出力することがないと
いう大なる特徴を有するものである。
部分には同一符号を附して示す如く、詳細説明はこれを
省略するも、半導体記憶回路Ｇ（こ準じて構成されてい
る。以上が本願第２番目の発明による半導体記憶装置の
実施例の構成であるが、斯る構成によれば、それが上述
せる事項を除いては第２図にて上述せる本願第１番目の
発明による半導体記憶装置の場合と同様の構成を有する
ので、半導体記憶回路Ｇ及びσの何れか一方例えば半導
体記憶回路Ｇのオア回路Ｗ１及びＶｌｌ〜ＷＮ及びＷＮ
とアドレスデコーダ２との間の出力線Ｂｑ及びＢｑ間に
短絡欠陥が生じたり又は生じていたりしない限り、第２
図の場合と同様の特徴を以つて半導体記憶装置として機
能の得られることが明らかであるが、例えば半導体記憶
回路Ｇのオア回路Ｗ１及び′Ｗ１〜ＷＮ及びＸＶＮとア
ドレスデコーダ２との間の出力線Ｂｑ及びＢｑ間に短絡
欠陥が生じた又は生じていることにより、その出力線Ｂ
ｑ及びＢｑ上のアドレス信号Ｃｑ及び′Ｃｑが共に２値
表示で「０」となつている誤りを有するものにならんと
しても、上述せる所より明らかな如く、アドレスレコー
ダ２に対する出力線Ｂ，及び百，〜ＢＮ及びＢＮに２値
表示で「１」又は［０」をとる信号Ｚが与えられるので
、アドレスレコーダ２が選択信号Ｅｉを出力線Ｄｌに出
力する機能を有さないことになり、依つて出力線Ｂｑ及
びＢｑ間に短絡欠陥が生じた又は生じていたりしても、
出力端子５より誤つた読出情報を出力することがないと
いう大なる特徴を有するものである。
尚上述に於ては２つの半導体記憶回路Ｇ及びαを多重化
せる半導体記憶装置に本願発明を適用した場合の実施例
を述べたものであるが、詳細説明はこれを省略するも、
半導体記憶回路Ｇ及びαと同様の半導体記憶回路を３以
上有して３重化以上に多重化せる半導体記憶装置に本願
発明を適用することも出来、又上述に於てはアドレスレ
コーダ２及び７がノア回路構成を有する場合につき述べ
たものであるが、アドレスレコーダ２及び２２をナンド
回路構成を有する場合にも本発明を適用し得、更に第３
図にて上述せる場合、アドレスレコーダ２及び７がそれ
に対する出力線Ｂ，及び百，〜ＢＮ及びＢＮの全てに２
値表示で「Ｏ」の信号が与えられる場合上述せる検出回
路７に対する信号Ｚはこれを２値表示で「１」とすれば
良いものであるが、出力線Ｂ１及びＢ，〜ＢＮ及びＢＮ
の全てに２値表示で「１」の信号が与えられる場合、信
号Ｚはこれを２値表示で［０」とすれば良いものであり
、その他本発明の精神を脱することなしに種々の変型変
更をなし得るであろう。
せる半導体記憶装置に本願発明を適用した場合の実施例
を述べたものであるが、詳細説明はこれを省略するも、
半導体記憶回路Ｇ及びαと同様の半導体記憶回路を３以
上有して３重化以上に多重化せる半導体記憶装置に本願
発明を適用することも出来、又上述に於てはアドレスレ
コーダ２及び７がノア回路構成を有する場合につき述べ
たものであるが、アドレスレコーダ２及び２２をナンド
回路構成を有する場合にも本発明を適用し得、更に第３
図にて上述せる場合、アドレスレコーダ２及び７がそれ
に対する出力線Ｂ，及び百，〜ＢＮ及びＢＮの全てに２
値表示で「Ｏ」の信号が与えられる場合上述せる検出回
路７に対する信号Ｚはこれを２値表示で「１」とすれば
良いものであるが、出力線Ｂ１及びＢ，〜ＢＮ及びＢＮ
の全てに２値表示で「１」の信号が与えられる場合、信
号Ｚはこれを２値表示で［０」とすれば良いものであり
、その他本発明の精神を脱することなしに種々の変型変
更をなし得るであろう。
【図面の簡単な説明】
第１図は従来の半導体記憶装置を示す系統的接続図、第
２図は本願第１番目の発明による半導体装置の一例を示
す系統的接続図、第３図は本願第２番目の発明による半
導体記憶装置の一例を示す系統的接続図である。 図中Ｇ及びＧ′は半導体記憶回路、１及びｖはアドレス
バツフア回路、２及び２′はアドレスレコーダ、Ｂｑ及
びＢｑｌ及びＢイ及びＢｑ′（但しｑ＝１、２・・・・
・・・・・Ｎ）は出力線、３及び３′は記憶セルメモリ
回路、４及び４′はマルチプレクサ、５は出力端子、６
は出力回路、７は検出回路、８及び８′は情報無効化回
路、Ｐｑは排他的論理和否定回路、１２はフリツプフロ
ツプ、１３、Ｕｑ及びＵｑ、Ｕイ及びＵｑ′、及び１７
はアンド回路、９、Ｗｑ及びＷｑｌ及びＷイ及びＷｑ′
はオア回路、１４及び１５はインバータ回路を夫々示す
。
２図は本願第１番目の発明による半導体装置の一例を示
す系統的接続図、第３図は本願第２番目の発明による半
導体記憶装置の一例を示す系統的接続図である。 図中Ｇ及びＧ′は半導体記憶回路、１及びｖはアドレス
バツフア回路、２及び２′はアドレスレコーダ、Ｂｑ及
びＢｑｌ及びＢイ及びＢｑ′（但しｑ＝１、２・・・・
・・・・・Ｎ）は出力線、３及び３′は記憶セルメモリ
回路、４及び４′はマルチプレクサ、５は出力端子、６
は出力回路、７は検出回路、８及び８′は情報無効化回
路、Ｐｑは排他的論理和否定回路、１２はフリツプフロ
ツプ、１３、Ｕｑ及びＵｑ、Ｕイ及びＵｑ′、及び１７
はアンド回路、９、Ｗｑ及びＷｑｌ及びＷイ及びＷｑ′
はオア回路、１４及び１５はインバータ回路を夫々示す
。
Claims (1)
- 【特許請求の範囲】 １ 複数Ｎ個のアドレス信号Ａ＿１〜Ａ＿Ｎを受け、複
数Ｎ本の出力線Ｂ＿１〜Ｂ＿Ｎに夫々上記アドレス信号
Ａ＿１〜Ａ＿Ｎと同論理のアドレス信号Ｃ＿１〜Ｃ＿Ｎ
を、複数Ｎ本の出力線＠Ｂ＠＿１〜＠Ｂ＠＿Ｎに夫々上
記アドレス信号Ａ＿１〜Ａ＿Ｎと逆論理のアドレス信号
＠Ｃ＠＿１〜＠Ｃ＠＿Ｎを出力するアドレスバッファ回
路と、上記アドレス信号Ｃ＿１〜Ｃ＿Ｎ及び＠Ｃ＠＿１
〜＠Ｃ＠＿Ｎを受け、複数Ｍ本の出力線Ｄ＿１〜Ｄ＿Ｍ
中の１つの出力線Ｄｉに選択信号Ｅｉを出力するアドレ
スデコーダと、上記複数Ｍ本の出力線Ｄ＿１〜Ｄ＿Ｍに
夫々接続された複数Ｍ本のワード線Ｘ＿１〜Ｘ＿Ｍと、
複数Ｌ本のビット線Ｙ＿１〜Ｙ＿Ｌを延長せしめてなる
マルチプレクサとを有し、上記ワード線Ｘｉと上記ビッ
ト線Ｙｊとの間に記憶セルＭｉｊが接続され、上記ワー
ド線Ｘｉが上記選択信号Ｅｉを受けた場合上記記憶セル
Ｍ＿ｉ＿１〜Ｍ＿ｉ＿Ｌより夫々得られる読出情報Ｆ＿
ｉ＿１〜Ｆ＿ｉ＿Ｌを上記マルチプレクサに出力し、該
マルチプレクサより上記読出情報Ｆ＿ｉ＿１〜Ｆ＿ｉ＿
Ｌ中の１つの読出情報を出力する様になされた記憶セル
アレイ回路とを具備する半導体記憶装置に於て、上記出
力線Ｂｑ及び＠Ｂ＠ｑに夫々得られるアドレス信号Ｃｑ
及び＠Ｃ＠ｑの内容が論理的に一致する場合このことを
検出し、その検出出力に基き上記記憶セルアレイ回路の
マルチプレクサより得られる読出情報の出力を無効にす
る様になされた事を特徴とする半導体記憶装置。 ２ 複数Ｎ個のアドレス信号Ａ＿１〜Ａ＿Ｎを受け、複
数Ｎ本の出力線Ｂ＿１〜Ｂ＿Ｎに夫々上記アドレス信号
Ａ＿１〜Ａ＿Ｎと同論理のアドレス信号Ｃ＿１〜Ｃ＿Ｎ
を、複数Ｎ本の出力線＠Ｂ＠＿１〜＠Ｂ＠＿Ｎに夫々上
記アドレス信号Ａ＿１〜Ａ＿Ｎと逆論理のアドレス信号
＠Ｃ＠＿１〜＠Ｃ＠＿Ｎを出力するアドレスバッファ回
路と、上記アドレス信号Ｃ＿１〜Ｃ＿Ｎ及び＠Ｃ＠＿１
〜＠Ｃ＠＿Ｎを受け、複数Ｍ本の出力線Ｄ＿１〜Ｄ＿Ｍ
中の１つの出力線Ｄｉに選択信号Ｅｉを出力するアドレ
スデコーダと、上記複数Ｍ本の出力線Ｄ＿１〜Ｄ＿Ｍに
夫々接続された複数Ｍ本のワード線Ｘ＿１〜Ｘ＿Ｍと、
複数Ｌ本のビット線Ｙ＿１〜Ｙ＿Ｌを延長せしめてなる
マルチプレクサとを有し、上記ワード線Ｘｉと上記ビッ
ト線Ｙｊとの間に記憶セルＭｉｊが接続され、上記ワー
ド線Ｘｉが上記選択信号Ｅｉを受けた場合上記記憶セル
Ｍ＿ｉ＿１〜Ｍ＿ｉ＿Ｌより夫々得られる読出情報Ｆ＿
ｉ＿１〜Ｆ＿ｉ＿Ｌを上記マルチプレクサに出力し、該
マルチプレクサより上記読出情報Ｆ＿ｉ＿１〜Ｆ＿ｉ＿
Ｌの中の１つの読出情報を出力する様になされた記憶セ
ルアレイ回路とを具備する判導体記憶装置に於て、上記
出力線Ｂｑ及び＠Ｂ＠ｑに夫々得られるアドレス信号Ｃ
ｑ及び＠Ｃ＠ｑの内容が論理的に一致する場合このこと
を検出し、その検出出力に基き上記アドレスデコーダを
それにて上記選択信号Ｅｉを出力する機能が得られない
様になす様になされた事を特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55052773A JPS5912000B2 (ja) | 1980-04-21 | 1980-04-21 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55052773A JPS5912000B2 (ja) | 1980-04-21 | 1980-04-21 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56148789A JPS56148789A (en) | 1981-11-18 |
| JPS5912000B2 true JPS5912000B2 (ja) | 1984-03-19 |
Family
ID=12924177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55052773A Expired JPS5912000B2 (ja) | 1980-04-21 | 1980-04-21 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5912000B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01154244A (ja) * | 1987-12-10 | 1989-06-16 | Nec Corp | 論理集積回路 |
| CN105914736B (zh) * | 2016-05-05 | 2018-09-14 | 河海大学 | 一种配电网短路下的逆变器电源建模方法 |
-
1980
- 1980-04-21 JP JP55052773A patent/JPS5912000B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56148789A (en) | 1981-11-18 |
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