JPH0374986B2 - - Google Patents

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JPH0374986B2
JPH0374986B2 JP60174443A JP17444385A JPH0374986B2 JP H0374986 B2 JPH0374986 B2 JP H0374986B2 JP 60174443 A JP60174443 A JP 60174443A JP 17444385 A JP17444385 A JP 17444385A JP H0374986 B2 JPH0374986 B2 JP H0374986B2
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    • G06F7/76—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data
    • G06F7/78—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data for changing the order of data flow, e.g. matrix transposition or LIFO buffers; Overflow or underflow handling therefor
    • G06F7/785—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data for changing the order of data flow, e.g. matrix transposition or LIFO buffers; Overflow or underflow handling therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using a RAM
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
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    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
    • G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory

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  • Techniques For Improving Reliability Of Storages (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理システム、さらに詳しくい
えば、データ処理システムにおけるデータ伝送の
ためのバツフアメモリに関するものである。
〔開示の概要〕
以下に開示する技術は、データ処理システムに
おいてバツフアメモリのアドレス指定の循環が偶
数回めであるかまたは奇数回めであるかを識別す
る手段を設けることにより、データのエラーおよ
びそれ以外のエラーの両方を簡単に検出できるよ
うにしたバツフアメモリシステムに関するもので
ある。
〔従来技術〕
バツフアメモリで待ち行列を実現することは周
知の技術であるが、以下、本発明の関連技術をこ
の分野で使用する用語と共に概説する。
待ち行列 データ処理システムでは、“リスト（list）”は
データエントリのシーケンスである。そのような
シーケンスの両端は“トツプ（top）”および“ボ
トム（bottom）”または“フロント（front）”お
よび“バツク（back）”と呼ばれる。リスト中の
エントリは、それを追加しまたは削除するために
任意の順序でアクセスすることができる。プロシ
ージヤのアクセスについては別の用語がある。リ
ストのバツクにエントリを追加してリストのフロ
ントからエントリを除去するとき、バス停で待つ
ている人々の行列にならつて、これを“待ち行列
（qnene）”という。この場合、待ち行列をFIFO
（フアーストイン・フアーストアウト）リストと
呼ぶこともある。
待ち行列は送信手段から受信手段へ転送されて
いるデータエントリのシーケンスを保持する。デ
ータエントリは送信側によつて待ち行列に入力さ
れ、受信側によつて待ち行列から削除される。待
ち行列のFIFO構造はもとのシーケンスを維持し、
そのシーケンスでデータエントリが送信側から受
信側に転送される。“バツフア”という用語はこ
の機能を言い表わしており、この目的で使用され
る待ち行列のことを、普通、バツフアと呼んでい
るのである。
データバツフア 以上、データ構造に限つて待ち行列のことを説
明したが、待ち行列は物理的な記憶装置における
順次的な記憶ロケーシヨンの１ブロツクとして実
現することができる（各エントリが１つの記憶ロ
ーケシヨンに対応する）。バツフアすなわち待ち
行列を実現する記憶装置のことを、バツフア記憶
装置またはバツフアメモリという。すなわち、バ
ツフアという用語はデータそのものおよびハード
ウエアの両面を表わすものとして使用される。バ
スフアは大規模なメモリの一部である場合もある
し、待ち行列を構成するためだけ使用される独立
した１つのメモリである場合もある。
バツフアにおける記憶ロケーシヨンは読取りオ
ペレーシヨンまたは書込みオペレーシヨンの際、
或るアドレスによつてアクセスすることができ
る。１つのアドレスは１つの番号として取り扱う
ことができ、シーケンス中の各記憶ロケーシヨン
をアクセスする各アドレスは、カウンタを増減す
ることで構成できる。たとえば、待ち行列のフロ
ントに大きいアドレスの記憶ロケーシヨンを割り
当てることができる。待ち行列の長さはエントリ
数の増減（追加または削除による）に応じて変化
するので、待ち行列すなわちバツフアの制御シス
テムは待ち行列のバツクのアドレスを追跡するた
めのカウンタを具備する。このアドレスは、普
通、バツクポインタと呼ばれるか、または、メモ
リのハードウエアという局面を強調する意味で、
書込みポインタと呼ばれる。
１例として、待ち行列に記憶ロケーシヨン０な
いし１２７が割り振られ、記憶ロケーシヨン１２
７が待ち行列のフロントを保持しているものと仮
定する。この待ち行列が一杯なら、バツクポイン
タは記憶ロケーシヨン０を指定し、待ち行列が空
なら、バツクポインタは記憶ロケーシヨン１２７
を指定する。バツクポインタのところに記憶ロケ
ーシヨンにエントリが追加されると、バツクポイ
ンタは次の記憶ロケーシヨンまで減分される。待
ち行列のフロントからエントリが除去されたとき
は、バス停で待つている人々と同じように、待ち
行列における残りの全てのエントリは１つ分の記
憶ロケーシヨンだけ前にシフトして、バツクポイ
ンタが増分される。
もつと普通の方法としては、エントリが削除さ
れたときエントリを前にシフトしないで、代わり
にバツクポインタと同じようなカウンタを設けて
これを制御するものがある。このカウンタのカウ
ント値はフロントポインタまたは読取りポインタ
と呼ばれる。フロントポインタで指定される記憶
ロケーシヨンからエントリが削除されると、待ち
行列の新しいフロントとなるところのエントリの
記憶ロケーシヨンを指定するようフロントポイン
タが減分される。この例では、エントリが待ち行
列に追加されるときはパツクポインタは減分され
るが、エントリが削除されるときはバツクポイン
タは変わらない。
待ち行列は循環的に構成されることも多い。こ
の場合、バツクポインタが記憶ロケーシヨン０ま
で減分されると、次は記憶ロケーシヨン１２７に
循環する。フロントポインタも同じように減分さ
れる。たとえば７ビツトのアドレスカウンタは、
このシーケンスを提供するように循環する。10進
数127は２進数0111 1111である（２進デイジツト
は見易くするために４つごとに分けた）。10進数
128は２進数1000 0000である。そのようなカウン
タはモジユロ128カウンタと呼ばれる。８ビツト
以上のカウンタの下位７ビツトだけを読み取るこ
とによつても同様な機能が得られる。
待ち行列をたまたま大きいアドレスのところを
フロントとし小さいアドレスのところのをバツク
として構成したということで、ポインタが減分さ
れるという点に留意されたい。もつと一般的な観
点でいえば、ポインタはどちらの方向にでも“進
む”のである。フロントからバツクに向かう方向
で循環するのが一般的なので、この例で説明した
にすぎない。
バツフア制御システムは適切なデータエントリ
のポインタを処理する。待ち行列が空でない限り
は、フロントポインタは待ち行列のフロントのと
ころの有効エントリを指定する。バツクポインタ
は最初の空の記憶ロケーシヨンを指定する。この
ロケーシヨンは最後の有効エントリの次の記憶ロ
ケーシヨンである。エントリが待ち行列から削除
されるのに応じて、充填された記憶ロケーシヨン
のところまでフロントポインタが進む（減分また
は増分される）。新しいエントリが待ち行列のバ
ツクに入力されると、バツクポインタは空になつ
た記憶ロケーシヨンのところまで進む（減分また
は増分される）。
こうしてバツクポインタがフロントポインタの
ところまで進むと、待ち行列が一杯になつたこと
を意味するから、それ以上エントリを入れること
はできない。したがつて待ち行列は、オーバーフ
ローしないよう、送信側の最大のレートでデータ
を処理するに十分な大きさにするか、または受信
側のデータレートをバツフアのレートまで下げる
ための適切な処置をとる。フロントポインタがバ
ツクポインタのところに達したときは、待ち行列
が空になつたことを意味するので、そのことをエ
ントリ削除手段に知らせて削除を停止することが
できる。このような状態は、普通、送信手段が最
後のエントリを送つた後か、または送信手段が一
時的に停止（もしくは減速）したときに発生す
る。
ポインタ制御システムは読取りオペレーシヨン
または書込みオペレーシヨンの前または後で１つ
のポインタを進めることができる。この選択は読
取りポインタおよび書込みポインタの相対的な位
置に影響を与える。このような技術はよく知られ
たものである。
ところで、１つの記憶ロケーシヨンのデータの
単位は、普通、“メモリワード”また“ワード”
と呼ばれ、１つのワードに対する１つの記憶ロケ
ーシヨンはワードロケーシヨンと呼ばれることも
ある。ワードをバツフアに入力するというオペレ
ーシヨンは記憶または書込みと呼ばれ、バツフア
からワードを削除するというオペレーシヨンは取
出しまたは読取りと呼ばれる。
バツフアメモリにおけるエラー検出 １つのメモリワード中にエラーが発生すると、
そのワードが記憶されたときに０または１の値を
有するビツトは、そのワードの読取りの際に反対
の値に変わる。パリテイチエツク回路は１ワード
中の値１のビツトの数をカウントして、そのカウ
ント値が偶数または奇数になるようにパリテイビ
ツト０または１を付加する。偶数または奇数の選
択はシステムによつてどちらでも可能である。ビ
ツト１を付加すればパリテイは偶数から奇数また
は奇数から偶数に変わるが、ビツト０を付加した
ときはパリテイは変らない。論理回路の観点から
いうと、パリテイの機能はデータワードに関する
排他的OR機能である。パリテイチエツク回路
は、通常、EXOR回路のツリーで実現される。
ワードをバツフアメモリに記憶する前に奇数パリ
テイを与えるようなビツトを付加するパリテイチ
エツク回路のことを奇数パリテイチエツク回路と
いう。奇数パリテイを採用し場合、奇数パリテイ
を有するワードは有効で、偶数パリテイを有する
ワードは無効である。１ビツトエラーが発生する
と値１のビツトの数が増えるかまたは減るので、
そのワードに関するパリテイが変わる。ただし同
じワード中に２つのエラーが発生したときは、パ
リテイが変わらないので２ビツトエラーは検出で
きない。
普通、各々の記憶ロケーシヨンごとに１つのパ
リテイビツト位置を設ける。メモリワードを記憶
させるための回路はパリテイビツトを計算してそ
れをそのメモリワードの１部として記憶する。メ
モリワードを取り出すための回路は、同じよう
に、そのワードのパリテイビツトを計算して、パ
リテイが間違つていればエラー（データエラー）
の生じたことを知らせる。
データおよびアドレスの両方を合わせたものに
パリテイビツトを設けることも周知の技術であ
る。書込みオペレーシヨン中、データおよびアド
レスに関するパリテイビツトが付加され、読取り
オペレーシヨン中、アドレスおよび該アドレスの
ロケーシヨンから読み取られたデータの両方に関
してチエツク回路が働く。
アドレスおよびデータに関するパリテイもパリ
テイツリー回路によつて生成されるが、これはか
なり大規模なものである。アドレスおよびデータ
に関するパリテイは、概念的にいえば、初めにデ
ータに関するパリテイおよびアドレスに関するパ
リテイを生成し次にこれら２つのパリテイビツト
のパリテイを生成することによつて生成される。
この回路は、アドレスに関する第１のパリテイ発
生器、データに関する第２のパリテイ発生器、お
よびこれらの発生器で生成された２つのパリテイ
ビツトに関する第３のパリテイ発生器として実現
することができる。したがつて形式的には、アド
レスに関するパリテイとデータに関するパリテイ
を別々に考慮していると見るのが妥当である。
書込みオペレーシヨンの際のデータワードおよ
びアドレスをワード１およびアドレス１と表わ
し、これらのワード１およびアドレス１に関して
生成したチエツクビツトをチエツクビツト１と表
わし、読取りオペレーシヨンの際のデータワー
ド、アドレス、およびチエツクビツトについても
これと同様にしてワード２、アドレス２、および
チエツクビツト２と表わせば、アドレス指定機構
に障害があるときはアドレス１およびアドレス２
が異なるだけでなく、たいていは、ワード１およ
びワード２も異なる。このエラーは１つのパリテ
イエラーとして検出可能である。
何らかの障害により、読取りオペレーシヨンが
書込みオペレーシヨンより先に進んでしまつたり
（たとえば読取りポインタまたは書込みポインタ
に障害がるために読取りポインタが書込みポイン
タを越えて先に進んだとき）、読取りポインタが
空として取り扱われている記憶ロケーシヨンのと
ころに入つてしまうようなことがある。ほとんど
のバツフアシステムでは、こうした記憶ロケーシ
ヨンには、前の循環のときに書込み回路によつて
書き込まれたデータが入つている。エントリさえ
正しく行われていれば、従来のシステムでは、上
記のようなアドレス指定機構（データの読取り回
路および書込み回路を含む）のエラーは検出され
ない。
読取りポインタおよび書込みポインタがバツフ
アメモリが一杯であるかまたは空であるかを知ら
せる信号に関するオペレーシヨの一部として検査
されることもある。ポインタの検査回路に適用で
きる回路冗長性の技術はこれまでにも多数考え出
されている。同様にして、読取り回路および書込
み回路にも冗長性を持たせることができる。しか
しながら、このために回路が複雑になるので望ま
しくない。
ところで、各記憶ロケーシヨンごとに有効性ビ
ツトを１つずつ割り当てておき、書込みオペレー
シヨンの後はそのビツトを“有効”にセツトし読
取りオペレーシヨンの後はそのビツトを“無効”
にセツトするということも可能である。同様にし
て、各記憶ロケーシヨンは読取りオペレーシヨン
の後でクリアすることができる（またはその記憶
ロケーシヨンに“無効”ビツトを組み合わせて書
き込むことができる）。たとえば、ビツトパター
ンを読み取つた後に、そのビツトパターンを正し
くないパリテイと共に各記憶ロケーシヨンに書き
込むようにすることができる。その記憶ロケーシ
ヨンが読み取られるまでに、別の書込みオペレー
シヨンによつて有効なデータが書き込まれていな
ければ、その読取り時にはこれがパリテイエラー
として報告される。しかしながら、この方法だ
と、以上のような余分の書込みオペレーシヨンが
介在するから、バツフアメモリの動作が遅くな
る。
〔発明が解決しようとする問題点〕
以上示したように、従来のバツフアメモリシス
テムはデータのエラーしか検出しないか、あるい
は、それ以外のエラーを検出するにしてもそのた
めに回路が複雑になつたり動作が遅くなつたりす
るという欠点を持つている。
したがつて本発明の目的は、データのエラーお
よびそれ以外のエラー（たとえばアドレス指定機
構のエラー）の両方を簡単に検出することのでき
るバツフアメモリシステムを提供することにあ
る。
〔問題点を解決するための手段〕
この目的を達成するため、複数の記憶ロケーシ
ヨンから成るバツフアメモリと、モジユロｍの書
込みアドレスカウンタと、記憶すべきデータワー
ドに関するパリテイビツトを生成する手段と、デ
ータワードおよびパリテイビツトを書込みアドレ
スカウンタの指定する記憶ロケーシヨンに記憶す
る手段と、書込みオペレーシヨンごとに書込みア
ドレスカウンタを増分する手段と、モジユロｍの
読取りアドレスカウンタと、該読取りアドレスカ
ウンタの指定する記憶ロケーシヨンからデータワ
ードを読み取つて読取りアドレスカウンタを増分
する手段と、読取りオペレーシヨンでデータワー
ドに関するパリテイを検査してエラーの有無を知
らせる手段と、より成る、データ処理システムに
おけるデータワードの伝送を行うための本発明の
バツフアメモリシステムは、書込みアドレスカウ
ンタが奇数回めの循環であるか偶数回めの循環で
あるかを認識する手段と、奇数回めの循環の読取
りの際には奇数パリテイをチエツクし、偶数回め
の循環の読取りの際には偶数パリテイをチエツク
するようにデータワードを処理する手段と、を有
することを特徴とする。
〔作用〕
上記のようなバツフアメモリシステムは、モジ
ユロｍ（ｍ＝2n）の書込みアドレスカウンタおよ
び読取りアドレスカウンタの（ｎ＋１）番目のビ
ツトを利用することによつて構成できる。これら
のカウンタの（ｎ＋１）番目のビツトを従来のパ
リテイ発生回路およびパリテイチエツク回路で利
用する。
たとえば、ｍ＝７とすると、各アドレスカウン
タは000 0000から111 1111まで進む。（ｎ＋１）
番目のビツトすなわち８番目のビツトを入れて表
現すれば、これらのアドレスカウンタは初回は
0000 0000から0111 1111まで進み、次回は1000
0000から1111 1111まで進む。したがつてバツフ
アメモリを１回循環するたびにカウンタの（ｎ＋
１）番目のビツトが０から１または１から０に切
り換わる。すなわちこれらのカウンタの（ｎ＋
１）番目のビツトは、バツフアメモリの循環が偶
数回めであるか奇数回めであるかを示す１ビツト
カウンタとして機能する。
実施例によれば、書込みアドレスカウンタの
（ｎ＋１）番目のビツトを新たなパリテイビツト
（実施例では書込みパスパリテイビツトという）
として用い、これと従来のパリテイビツトとを
EXORしたものをバツフアメモリに書き込む。
読取りアドレスカウンタの場合も同様にして、
（ｎ＋１）番目のビツトを新たなパリテイビツト
（実施例では読取りパスパリテイビツトという）
として用い、これと従来のパリテイビツトとを
EXORしたものをパリテイビツトとして検査す
る。したがつて、バツフアメモリを循環するたび
に、すなわち、これらのカウンタが循環するたび
に、パリテイは→偶数パリテイ→奇数パリテイ→
偶数パリテイ→のように交互に変わる。
以下の実施例でこれを詳しく説明する。
〔実施例〕
バツフアメモリシステム１２の説明（第１図） バツフアメモリシステム１２は複数の記憶ロケ
ーシヨンから成るメモリアレイ（バツフアメモリ
ともいう）１４、読取りアドレスカウンタ１６、
書込みアドレスカウンタ１８、アドレス指定され
たロケーシヨンに書き込まれるデータのためのレ
ジスタ２２、記憶ロケーシヨンから読み取られた
データのためのレジスタ２５、レジスタ２２にデ
ータと共に記憶されるパリテイビツトを生成する
ためのEXOR回路２７、およびメモリアレイか
ら読み取られたワード中にエラーが検出されたか
どうかを知らせるパリテイビツトを生成するため
のEXOR回路３０を有する。
書き込むべきデータは、送信側と接続されたバ
ス３４を介してバツフアメモリシステム１２に入
る。読み取られたデータは、受信側に接続された
バス３７を介してバツフアメモリシステム１２か
ら出る。好適には、バツフアメモリシステム１２
は中央プロセツサメモリと、磁気記憶デイスクの
ような補助記憶装置との間に接続して、データを
いずれの方向にも伝送できるようにバス３４およ
びバス３７を切り換えるえための手段を設ける。
バス３４およびバス３７の幅は補助記憶装置のも
のと同じにしておくのがよい。バス３４およびバ
ス３７とそれより幅の広い主メモリのバスとの形
式が異なるので、他の構成要素はそれに合わせて
変更する。
送信側からの書込みデータ（バス３４）は、好
適には、書込みデータパリテイビツト（ライン３
９）を有する。パリテイが正しいかどうかをみる
ためにバス３４およびライン３９を検査する回路
は第１図では省略した。同様に、読取りデータ
（バス３７）は読取りデータパリテイビツト（ラ
イン４０）を有する。
アドレスカウンタ１６および１８はライン４１
および４２を介して“付勢”信号を受け取つて、
メモリアクセスサイクルごとに進む（増分または
減分）。従来と同様、メモリアレイが一杯である
か、空であるか、または空でないかということを
知らせるための手段と、読取りポインタが書込み
ポインタを越えて進むことのないようにするため
手段とを設ける。
書込みおよび読取りアドレス指定 書込みアドレスカウンタ１８の下位ビツトはメ
モリアレイ１４をアドレス指定するための通常の
モジユロ2nカウンタを構成する。メモリアレイ１
４は、たとえば、127個のアドレス指定可能な記
憶ロケーシヨンを有しており、書込みアドレスカ
ウンタ１８が番号１からｎまでのｎアドレスビツ
ト（書込みポインタ）を保持する。（ｎ＋１）番
目のビツトはアドレス指定には使用しないが、
EXOR回路２７の一方の入力である“書込みパ
スパリテイ”ビツト（ライン４４）として使用す
る。EXOR回路２７は、書込みデータ用のレジ
スタ２２の従来のパリテイビツト位置に入る書込
みパリテイ（ライン４６）を発生する。
読取りアドレスカウンタ１６も書込みアドレス
カウンタ１８と同様なものである。読取りアドレ
スカウンタ１６の下位ｎビツトは持ち行列のフロ
ントのところのワードのアドレス（読取りポイン
タ）を形成する。EXOR回路３０はレジスタ２
５をパリテイビツト位置から従来の読取りパリテ
イ（ライン４７）を受け取る。EXOR回路３０
は、もう一方の入力で、読取りアドレスカウンタ
１６の（ｎ＋１）番目の“読取りパスパリテイ”
ビツト（ライン５１）を受け取る。EXOR回路
３０はこれらの信号から“読取りデータパリテ
イ”ビツト（ライン４０）を発生する。後述する
ように、バツフアメモリシステム１２における以
上のアドレス指定機構に障害がない限りは、バス
３７およびライン４０はデータおよびパリテイビ
ツトを受信する回路によつて普通に処理される。
バツフアメモリシステム１２の動作の説明（第
２図） 第２図では、第１図のメモリアレイ１４を構成
する記憶ロケーシヨンの１つを参照番号56で表し
たが、それ以外の参照番号は第１図のものと同じ
である。第２図で追加して図示したのは、パリテ
イ発生回路５７およびパリテイチエツク回路５８
であるパリテイ発生回路５７は書込みデータに作
用して書込みデータパリテイビツト（ライン３
９）を生成する。パリテイチエツク回路５８はバ
ス３７およびライン４０に接続する。パリテイチ
エツク回路５８はバス３７の読取りデータおよび
ライン４０の読取りデータパリテイに関するパリ
テイを生成するEXORツリー回路６０を有する。
後述するように、アドレス指定機構に障害がある
場合でも、パリテイチエツク回路５８は“エラ
ー”信号（ライン６２）を発生する。パリテイ発
生回路５７およびパリテイチエツク回路５８は通
常のデータ処理システムの一部である。
実施例の動作をわかり易くするため、まず従来
のデータチエツク機構について簡単に説明してお
く。書込みパスパリテイビツトおよび読取りパス
パリテイビツトならびにEXOR回路２７および
３０のない従来のシステムでは、書込みパリテイ
は“書込みデータパリテイ”と同じであり、読取
りパリテイは“読取りデータパリテイ”と同じで
ある。読取りデータが書込みデータと異なると検
出された場合は、エラー信号が発生される。エラ
ーが発生しなかつたときは、書込みデータ、メモ
リデータ、および読取りデータは全て同じである
から、そのパリテイも全て同じである。書込みデ
ータパリテイ（ライン３９）は記憶ロケーシヨン
５６のビツト位置Ｐに記憶される。EXORツリ
ー回路６０は、実際には、バス３７の８ビツトの
読取りデータに関するパリテイを生成し、それを
記憶ロケーシヨン５６からのパリテイビツト（ラ
イン４０）と比較する。読取りデータのパリテイ
と書込みデータのパリテイが異なるとき、すなわ
ち記憶ロケーシヨン５６のパリテイビツトが書込
みデータの正しいパリテイでないときは、エラー
信号が発生される。以上のように、従来のシステ
ムでは、データのエラーのみが検出される。
本実施例のバツフアメモリシステムにおいて、
アドレス指定機構が誤りなく動作すれば、ライン
４４の書込みパスパリテイはライン５１の読取り
パスパリテイと等しい。書込みポインタおよび読
取りポインタが偶数回めの循環のときは、書込み
パスパリテイおよび読取りパスパリテイは共に０
である。ビツト値“０”はEXOR回路には影響
を与えないから、書込みパリテイ（ライン４６）
は書込みデータパリテイ（ライン３９）に等し
く、読取りパリテイ（ライン４７）は読取りデー
タパリテイ（ライン４０）に等しい。したがつて
この場合は、従来のデータチエツク機構と同じで
ある。同様に、奇数回めの循環のときは、書込み
パスパリテイおよび読取りパスパリテイは共に１
である。したがつてEXOR回路２７は書込みデ
ータパリテイを反転し、EXOR回路３０は読取
りデータパリテイを反転する。このように２つと
も反転するから、もとのパリテイが保存されパリ
テイチエツク回路５８はこれをエラーとは検出し
ない。このようにアドレスカウンタの（ｎ＋１）
番目のビツトが切り換わるたびにシステムのパリ
テイは奇数パリテイおよび偶数パリテイの両方が
交互に切り換わる。
ところで、書込みパスパリテイと読取りパスパ
リテイが等しくないときは、EXOR回路２７お
よびEXOR回路３０の出力が異なる。したがつ
てデータ経路上で１ビツトの変更が存在し、パリ
テイチエツク回路５８でパリテイエラーが検出さ
れる。このようにして、本実施例のバツフアメモ
リシステムでは、データのエラーだけでなくアド
レス指定機構のエラーも検出できる。
書込みポインタはメモリアレイ１４に最後に書
き込まれたワードのロケーシヨンにとどまつてお
り、読取りポインタは残りのワードが読み取られ
るにつれてこのロケーシヨンに向かつて進む。上
記最後のワードが読み取られると、読取りポイン
タおよび書込みポインタはメモリアレイ１４の次
の記憶ロケーシヨンのところから始まる次のデー
タ転送の開始の準備をする。
データ転送によつてはこれと多少違つたものも
ある。Ｉ／Ｏ装置が送信ユニツトでプロセツサメ
モリが受信ユニツトであるような場合、Ｉ／Ｏ装
置はプロセツサが必要とするよりも多いデータを
送ることがある。このような状況では、送信側か
らの全てのデータがメモリアレイに書き込まれる
が、全てのデータを読み取る前にその読取りオペ
レーシヨンが停止する。読み取られなかつたデー
タは事実上捨てられる。これらのポインタは、２
つとも決まつた開始点にセツトするか、または読
取りポインタを書込みポインタに等しくセツトす
るかの２つのやり方でセツトされる。
本実施例では、読取りポインタの値を書込みポ
インタの値に等しくセツトするというやり方で両
ポインタをリセツトする。このやり方は、バツフ
アメモリが短いデータ転送オペレーシヨンを取り
扱うときには極めて有効である。これらのポイン
タを或る決まつた位置にセツトして各々のデータ
転送を始めるようなやり方の場合は、読取りアド
レスカウンタ１６および書込みアドレスカウンタ
１８の各々の（ｎ＋１）番目のビツトはデータ転
送開始時に常に０（または常に１）にセツトする。
短いデータ転送でバツフアメモリが一杯にならな
いときは、これらのカウンタの（ｎ＋１）番目の
ビツトは変わらず、次回の転送は決まつた値にリ
セツトされた値のカウンタで開始されることにな
る。この場合、バツフアメモリが一杯にならない
ときに発生するエラーは検出されない。したがつ
て短いデータ転送が幾つか連続して行われても、
エラーが検出されない場合がある。読取りポイン
タの値を書込みポインタの値に等しくするという
リセツト方法にすれば、データ転送の長さに関係
なくメモリアレイが循環するたびに（ｎ＋１）番
目のビツトが変わる。従来と同様、電源投入時ま
たは通常のリセツト時もこれらのパインタがリセ
ツトされる。
他の実施例 前にも説明したようにメモリアレイには、普
通、単一のパリテイビツトを記憶する。メモリア
レイ１４の幾つかの記憶ロケーシヨンで検出不可
能な多重エラーが何らかの障害により発生したと
きでも、2n個の記憶ロケーシヨンの中には検出可
能なエラーが１つぐらいはある。本発明には、障
害が発生したときにこれを検出するという目的が
あり、さらに一般的にいえば、データ転送中どこ
かにエラーが発生したときにこれを検出するとい
う目的がある。エラーを検出すれば、たとえば同
じようなバツフアを有する別の経路を介してデー
タを再送する等の適切な処置をとることができ
る。
本発明の他の実施麗によれば、書込みパスパリ
テイ（ライン４４）および書込みデータパリテイ
（ライン３９）は別々に生成して別々に記憶する。
この場合、バツフアメモリシステムはEXOR回
路２７または３０を持たない。記憶ロケーシヨン
５６における書込みデータパリテイビツトを普通
に読取りデータパリテイのライン４０に出して、
バスのデータを受け取るために接続された回路で
このパリテイを処理する。このバスでパリテイエ
ラーが検出されれば、それは従来のデータエラー
を意味する（アドレス指定エラーではない）。読
取りオペレーシヨンの際、ライン５１の読取りパ
スパリテイビツトと、既に記憶されている書込み
パスパリテイビツトとを比較する。これで不一致
があれば、それはアドレス指定エラーを意味す
る。
バツフアの幅は２バイトで、別々のアドレス指
定回路を有する２つのアレイとして実現する。通
常どおり、各バイトごとにそれぞれデータパリテ
イビツト位置を設ける。さらに、各バイトごとに
それぞれ書込みパスパリテイビツト位置を設け
て、書込みパスパリテイビツト（ライン４４）を
各アレイに記憶する。読取りオペレーシヨンの際
には、２つの書込みパスパリテイビツトおよび読
取りパスパリテイビツトに関する３つの比較がな
される。
アドレスカウンタ１６および１８のビツト位置
（ｎ＋１）を、これまでとは少し違つたやり方で
使用して書込みパリテイビツトおよび読取りパス
パリテイビツトを生成する。書込みアドレスカウ
ンタの（ｎ＋１）番目のビツト位置と比較器との
間にEXOR回路を接続し、読取りアドレスカウ
ンタの（ｎ＋１）番目のビツト位置と比較器との
間にもう１つのEXOR回路を接続する。ラツチ
を１つ設けてこのラツチの出力を上記EXOR回
路の各々の第２入力に接続する。ラツチがセツト
されているときは（ｎ＋１）番目のビツトを反転
するが、ラツチがリセツトされているときはそれ
を反転しない。このようにしてシステムのパリテ
イを交互に切り換える（奇数パリテイおよび偶数
パリテイの切換え）。
以上の実施例では各メモリワードには単一のパ
リテイビツトしか与えていないが、本発明の概念
は、１メモリワードに複数のパリテイビツトを設
けるようにも拡張できることは当業者には容易に
理解できるであろう。１メモリワードに複数のパ
リテイビツトを設ければ、より複雑なエラーが検
出および訂正できるようになる。
〔発明の効果〕
以上説明したように本発明によれば、バツフア
メモリシステムにおけるデータエラーおよびそれ
以外のエラーを簡単に検出することができる。
【図面の簡単な説明】
第１図は本発明のバツフアメモリシステムの実
施例を示す図、第２図は実施例の動作を説明する
図である。

Claims (1)

  1. 【特許請求の範囲】 １ 複数の記憶ロケーシヨンから成るバツフアメ
    モリと、モジユロｍの書込みアドレスカウンタ
    と、記憶すべきデータワードに関するパリテイビ
    ツトを生成する手段と、データワードおよびパリ
    テイビツトを前記書込みアドレスカウンタの指定
    する記憶ロケーシヨンに記憶する手段と、書込み
    オペレーシヨンごとに前記書込みアドレスカウン
    タを更新する手段と、モジユロｍの読取りアドレ
    スカウンタと、該読取りアドレスカウンタの指定
    する記憶ロケーシヨンからデータワードを読み取
    つて前記読取りアドレスカウンタを更新する手段
    と、読取りオペレーシヨンでデータワードに関す
    るパリテイを検査してエラーの有無を知らせる手
    段と、より成る、データ処理システム間における
    データワードの伝送を行うためのバツフアメモリ
    システムであつて、 (a) 前記書込みアドレスカウンタが奇数回めの循
    環であるか偶数回めの循環であるかを識別する
    手段と、 (b) 前記書込みアドレスカウンタが奇数回めの循
    環の際には奇数又は偶数いづれかの所定パリテ
    イを記憶されるデータワードに付加し、偶数回
    めの循環の際には前記所定パリテイとは逆パリ
    テイを記憶されるデータワードに付加する手段
    と、 (c) 前記読取りアドレスカウンタが奇数回めの循
    環であるか偶数回めの循環であるかを識別する
    手段と、 (d) 奇数回めの循環の読取りの際には前記所定パ
    リテイをチエツクし、偶数回めの循環の読取り
    の際には前記逆パリテイをチエツクするように
    データワードを処理する手段と、 を有することを特徴とするバツフアメモリシステ
    ム。 ２ 複数の記憶ロケーシヨンから成るバツフアメ
    モリと、モジユロｍの書込みアドレスカウンタ
    と、記憶すべきデータワードに関するバリテイビ
    ツトを生成する手段と、データワードおよびパリ
    テイビツトを前記書込みアドレスカウンタの指定
    する記憶ロケーシヨンに記憶する手段と、書込み
    オペレーシヨンごとに前記書込みアドレスカウン
    タを更新する手段と、モジユロｍの読取りアドレ
    スカウンタと、該読取りアドレスカウンタの指定
    する記憶ロケーシヨンからデータワードを読み取
    つて前記読取りアドレスカウンタを更新する手段
    と、読取りオペレーシヨンでデータワードに関す
    るパリテイを検査してエラーの有無を知らせる手
    段と、より成る、データ処理システム間における
    データワードの伝送を行うためのバツフアメモリ
    システムであつて、 (a) 前記書込みアドレスカウンタの循環をカウン
    トして当該循環が奇数回めの循環であるか偶数
    回めの循環であるかを識別するために、当該書
    込みカウンタに設けた付加ビツトと、 (b) 前記読取りアドレスカウンタの循環をカウン
    トして当該循環が奇数回めの循環であるか偶数
    回めの循環であるかを識別するために、当該読
    取りカウンタに設けた付加ビツトと、 (c) データワードの伝送開始時に前記読取りアド
    レスカウンタの付加ビツトの値を前記書込みア
    ドレスカウンタの付加ビツトの値に等しくする
    手段と、 (d) 前記書込みアドレスカウンタの付加ビツトの
    値をパリテイとしてデータワードに付加する手
    段と、 (e) 読取りの際には読取りアドレスカウンタの付
    加ビツトの値とバツフアメモリから読み出した
    パリテイの値とを比較して、これらの値が等し
    くないときにはエラーを知らせる手段と、 を有することを特徴とするバツフアメモリシステ
    ム。
JP60174443A 1984-12-24 1985-08-09 バツフアメモリシステム Granted JPS61156954A (ja)

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US685514 1984-12-24
US06/685,514 US4692893A (en) 1984-12-24 1984-12-24 Buffer system using parity checking of address counter bit for detection of read/write failures

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JPS61156954A JPS61156954A (ja) 1986-07-16
JPH0374986B2 true JPH0374986B2 (ja) 1991-11-28

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