JPS63126041A - 信号入力装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電気信号入力回路の異常検出に関し、例えば
、マイクロプロセッサを主体とするコンピュータシステ
ムなど、電気信号を受けて状態や指示を判断し、判断結
果に応じて所要の電気信号を出力する電子処理装置、あ
るいはディスクリート回路素子やＩＣ回路素子を用いる
各種電気制御回路の、外部電気信号を該装置又は回路内
部に取り込む入力回路の故障検出に関する。

〔従来の技術〕

例えば、マイクロプロセッサを主体とするコンピュータ
システムの信号入力装置は、第３図に示す如く、外部の
信号線１７と入力回路基板１６の配線とを接続する入力
コネクタ１．外部回路と基板１６上の回路（内部回路）
の電位差の影響を除去したりノイズを除去したりする入
力回路（通称インターフェイス回路；例えば、バッファ
アンプ。

カップリングコンデンサ回路、フィルタ回路、ホトカプ
リング回路、波形整形回路、あるいはそれらの組合せ）
２．自基板のアドレスを設定するアドレス設定Ｗ！３．
アドレスバスで伝送される選択信号とアドレス設定信号
とを比較して一致する（自基板が指定されている）とゲ
ート回路５をゲート開にするアドレス比較回路４．ゲー
ト回路５の出力信号を増幅してデータバスに送出するバ
ッファアンプ６で構成される。

マイクロプロセッサ（以下ＣＰＵ：図示せず）からアド
レスバスを介して各基板にアドレス選択信号が送信され
、各基板では、アドレス設定器で設定された内基板のア
ドレスとＣＰＵからのアドレス選択信号をアドレス比較
器で比較する。一致すれば、ゲート回路を開け、入力コ
ネクタ、入力インターフェイス回路を介して、基板外部
から入力されてくる信号をバッファアンプ（パスバッフ
ァ）を介してデータバスに送出する。

従来、デジタル電気信号のエラー検出方法として、パリ
ティチェック法がある。これは、第４図に示すように、
入力インターフェイス回路２から出力される電気信号を
パリティ発生回路７で監視して入力電気信号に対応した
パリティ信号を発生し、パリティ信号をデータバスで、
入力データと共に送出し、ＣＰＵ側でパリティチェック
を行なって、パリティ発生回路７からＣＰＵまでのデー
タラインでの信号エラーを検出する。

〔発明が解決しようとする問題点〕

しかし前述のパリティチェックでは、ゲート回路５以降
の信号エラーは検出できるが、比較的に故障頻度の多い
、入力コネクタ１部の接触不良や入力インターフェイス
回路２の故障が検出できない、このような故障のときに
は、ＣＰＵは誤った信号に基づいて判断又は処理、もし
くは制御を行うことになる。特に、コネクタ１の接触不
良の場合には、再現性の無い場合も多く、故障箇所の探
査が困鑑なことがある。

本発明は入力コネクタおよび入力インターフェイス回路
の異常を自動検出し、異常時にエラー信号を発生する信
号入力装置を提供することを目的とする。

〔問題点を解決するための手段〕

上記目的を達成する本発明の信号入力装置は、同一入力
信号を２系統にした２組の入力信号を受けるコネクタ：
前記コネクタを介した前記２組の入力信号のそれぞれを
個別に受ける２組の入力回路；前記２組の入力回路の出
力の不一致を検出する不一致検出手段；前記不一致検出
手段の、所定時間の不一致検出継続に対応してエラー情
報を発生する遅延手段；を備える。

〔作用〕

例えば前記コネクタの接触不良の場合、前記２組の入力
信号が、同時に同じ形で変化する確率は極く低く、２組
の入力信号が不一致となる。すると不一致検出手段が不
一致を検出する。この不一致検出が所定時間継続すると
、遅延手段がエラー情報を発生する。入力回路の少くと
も一方の故障のときにも、同様に、エラー情報が発生す
る。なお、該所定時間は、入力信号を２組とした各電気
系統の応答特性のわずかなずれによる微視的な観点から
の極く短時間の不一致を異常と検出しないようにするた
めである。

このように本発明の信号入力装置は、コネクタおよび又
は入力回路が異常のときに自動的にエラー情報を発生す
る。

本発明の他の目的および特徴は、図面を参照した以下の
実施例の説明より明らかになろう。

〔実施例〕

第１ａ図に本発明の第１実施例の構成を示す。

この第１実施例は、第３図に示す従来例と対比して、入
力コネクタ１を２組の接触子を有するものとして、各接
触子に外部信号ライン１７の電気信号を２系統にしてそ
れぞれに印加するようにし。

かつ、同一構成の入力インターフェイス回路２ａおよび
２ｂに各接触子で受けた電気信号を与えて。

入力インターフェイス回路２ａおよび２ｂの出力を比較
回路８に与え、比較回路８が不一致信号を発生するとこ
れを遅延回路９で遅延して、所定時間の後も不一致信号
が発生していると異常（エラー）信号を発生するように
した点が異る。他は同様である。

第１ｂ図に、比較回路８と遅延回路９の構成を詳細に示
す。

比較回路８は、この例では入力信号が４ビツトのデジタ
ルデータであるので、４個のイクスクルーシブ（排他）
オアゲート８８１〜８ａ４と、１個のオアゲート８ｂで
構成している。排他オアゲート１３ａｌ〜ｇａ４のそれ
ぞれには、入力インターフェイス回路２ａおよび２ｂの
出力４ビツトの、対応する桁のビットが与えられ、両ビ
ットが同じ信号レベル（ＨかＬ）のときにはＬ（一致）
を、異った信号レベルのときにはＨ（不一致）を出力す
る。すなわち、排他オアゲート８ａ１〜８ａ４のそれぞ
れは、２組の入力信号（４ビツトデジタルデータ）の各
ビットの一致／不一致を検出する。

これらの検出信号がオアゲート８ｂに与えられるので、
オアゲート８ｂは、該２組の入力信号が一致していると
きにはＬ（一致）の、異っているときにはＨ（不一致）
の信号を発生する。

遅延回路９は、この例ではカウンタ９ａ、フリップフロ
ップ９ｃおよび電源が投入されたときに一パルスを発生
する電源リセット回路９ｂで構成されており、カウンタ
９ａのカウントパルス入力端子にクロックパルスが、ク
リア入力端子にオアゲート８ｂの出力（Ｌニ一致、Ｈ：
不一致）が与えられる。なお、入力基板１６上で適当な
りロックパルスが得られないときには、パルス発生器を
遅延回路９に備えて、その発生パルスをカウンタ９ａの
カウントパルス入力端子に印加する。あるいは、遅延回
路９を、充電抵抗とコンデンサでなる時定数回路（積分
回路）として、コンデンサ電圧を不一致（Ｉ］）信号と
するようにしてもよい。

カウンタ９ａは、クリア入力端子がＬレベルであるとク
リア状態（カウントせず）であり、Ｈレベルの間のみク
ロックパルスが到来する毎に１カウントアツプする。そ
してカウント値が所定値に達すると、これを示す信号（
Ｈレベルパルス）を発生しこれをブリップフロップ９ｃ
のセット入力端子Ｓに印加する。フリップフロップ９ｃ
は、セット入力端子Ｓにパルスが到来するとセット状態
となって、その出力端子、９−の出力レベルをＨからＬ
に反転し、リセット入力端子Ｒにパルスが到来するとリ
セット状態となって、その出力端子−９４の出力レベル
をＬからＨに反転する。

思上の構成により１回路電源が投入されたときにフリッ
プフロップ９ｃがリセットされてそのＱ出力が正常を示
すＨにセットされる。入力インターフェイス回路２ａお
よび２ｂが同じ信号を出力している間は、排他オアゲー
ト８ａ１〜８ａ４のいずれもＬを出力しているのでオア
ゲート８ｂの出力がしであり、カウンタ９ａがクリア状
態であって、カウンタ９ａがカウントアツプしないので
、フリッププロップ９Ｃはセットされず、正常を示すＨ
の出力（且）を継続する。

入力インターフェイス回路２ａおよび２ｂの出力信号が
異ったものとなると、オアゲート８ｂの出力がＬからＨ
になり、これによりカウンタ９ａがカウントアツプを開
始し、カウント値が所定値（所定時間）になると、カウ
ントオーバパルスを発生する。これによりブリップフロ
ップ９Ｃがセストされて、その文出力がＨからＬ（不一
致）に反転する。その後仮に入力インターフェイス回路
２ａおよび２ｂの出力信号が一致するようになっても、
フリップフロップ９ａの且出力はＬ（不一致）を継続す
る。一度回路電源がオフになって。

また回路電源がオンになると、フリップフロップ９ｃが
リセットされ、その且出力がＨに戻る。

なお、カウンタ９ｃがカウントを開始してから所定値を
カウントするまでにオアゲート８ｂの出力がＨからＬに
戻ると、カウンタ９Ｃがクリアされるので、カウントオ
ーバパルスは発生されず、フリップフロップ９Ｃはセッ
トされない、すなわち不一致信号（Ｌ）は発生しない。

第２図に本発明の第２実施例を示す、第２図において、
１は入力コネクタ、２ａおよび２ｂは入力インターフェ
イス回路、８は２系統の入力信号の一致をチェックする
入力データ比較回路、９は２つの系統の入力信号の不一
致が、所定時間以上継続したことを検出する遅延回路で
ある。７はゲート回路５からＣＰＵ基板１３上のＣＰＵ
　（図示せず）までの信号系統での信号エラーをチェッ
クするためのパリティ信号を発生するパリティ信号発生
回路、５は入力信号をデータバスに出力することを制御
するゲート回路、６はパスバッファアンプ、３は内基板
のアドレスを決定するためのアドレス設定回路、４はＣ
ＰＵからのアドレス選択信号と内基板のアドレス信号と
を比較してＣＰＵのアクセスが内基板であることを認識
するためのアドレス比較回路である。

ゲート回路５は、アドレス比較回路４と入力データ比較
回路８の両者が一致を検出してるときにアンドゲート１
２の出力Ｈでゲート開となって。

データバスに入力信号を送る。１３はＣＰＵ基板であり
、そのデータバス受信部には、受信データをチェックす
るためのパリティチェック回路１４が設けられている。

遅延回路９の出力（Ｌ：不一致）は表示灯１９を点灯さ
せる。また、この遅延回路９の出力（Ｌ：不一致）が出
ている時にＣＰＵからアクセスがあった場合、すなわち
、アドレス比較回路４が一致出力を出している場合は、
ナントゲート１１の出力がエラーを示すしとなり、これ
がＣＰＵに基板１６における信号エラーを報知する。

次に入力動作を説明する。ＣＰＵは、プロセス信号Ａを
入力するとき、まずアドレスバスにこの基板１６のアド
レス選択信号を送出する。すると基板１６側では、アド
レス比較回路４においてアドレス設定信号とアドレスバ
スの信号が一致するため、−散出力（Ｈ）をアンドゲー
ト１２に出す。

一方、入力コネクタ１および入力インターフェイス回路
２ａ、２ｂが正常であれば、入力データ比較回路８では
それぞれのデータは等しく、一致（Ｌ）出力を出す。こ
れはインバータ１５で反転されてＨレベルでアンドゲー
ト１２に印加される。

したがってアンドゲート１２の出力がＨ（ゲート開指示
）であり、ゲート回路５が、入力データとパリティ発生
回路７で発生されたパリティ信号をデータバスに送出す
ると同時に、ＣＰＵに対してＡＣＫ信号を返送する。Ｃ
ＰＵ側では、このＡＣＫ信号に応答してデータバスのデ
ータをパリティチェック回路１４を介して取り込み、正
常にデータを読込む。

コネクタ１で断線が発生していると、アドレス比較回路
４で一致信号（Ｈ）が発生されても、データ比較回路８
が一致信号（Ｌ）を発生しないため、アンドゲート１２
がオフ（ゲート開）であってゲート回路５はオフ（ゲー
ト開）である。一方、ナントゲート１１が不一致（Ｌ）
信号を発生しＣＰＵがこれを受信し、基板１６の入力回
路（１，２ａ、、２ｂ）に故障が発生していると認識す
る。すなわちＣＰＵはどの基板の入力回路に故障が発生
しているかを認識できる。表示灯１９が点灯しているの
で、点検時に故障箇所の発見が容易である。ゲート回路
５からＣＰＵまでのエラーはパリティチェックにより検
出されるので、この第２実施例では、入力回路（１，２
ａ、２ｂ）からＣＰＵまでの信号ラインの故障が検出さ
れることになる。

〔発明の効果〕

以上のようにこの発明によれば、信号入力基板の故障の
中で、比較的に故障頻度の多い入力コネクタ部や入力イ
ンターフェイス回路部の故障が自動検出される。誤った
入力信号による不正な出力を防止することができ、また
故障の発見や復旧が容易になる。

【図面の簡単な説明】

第１ａ図は本発明の第１実施例の構成を示すブロック図
、第１ｂ図は第１ａ図に示す比較回路８および遅延回路
９の構成を示すブロック図である。 第２図は本発明の第２実施例の構成を示すブロック図で
ある。 第３図は従来の信号入力装置の１つを示すブロック図、
第４図は従来の信号入力装置のもう１つを示すブロック
図である。 ｌ：入力コネクタ（コネクタ） ２．２ａ、２ｂ：入力インターフェイス回路（入力回路
）３ニアドレス設定器　　　　　４ニアドレス比較回路
５：ゲート回路　　　　　　　６：バツフアアンプ７：
パリティ信号発生回路　　８：比較回路（不一致検出手
段）８ａｌ〜８ａ４：排他オアゲート　８ｂニオアゲー
ト９：遅延回路（遅延手段）９ａ：カウンタ９ｂ：を源
オンリセット回路　　９ｃ：フリップフロップ１１：ナ
ンドゲート　　　　　　１２：アンドゲート１３：ＣＰ
Ｕ基板　　　　　　　１４：パリティチェック回路１５
：インバータ　　　　　　　１６：入力基板１７：外部
信号線

Claims (1)

1. 【特許請求の範囲】 同一入力信号を２系統にした、２組の入力信号を受ける
   コネクタ； 前記コネクタを介した前記２組の入力信号のそれぞれを
   個別に受ける２組の入力回路； 前記２組の入力回路の出力の不一致を検出する不一致検
   出手段； 前記不一致検出手段の、所定時間の不一致検出継続に対
   応してエラー情報を発生する遅延手段；を備える信号入
   力装置。