JPS58140829A - 装置機番設定回路 - Google Patents
装置機番設定回路Info
- Publication number
- JPS58140829A JPS58140829A JP57024164A JP2416482A JPS58140829A JP S58140829 A JPS58140829 A JP S58140829A JP 57024164 A JP57024164 A JP 57024164A JP 2416482 A JP2416482 A JP 2416482A JP S58140829 A JPS58140829 A JP S58140829A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- information
- matching
- strap
- device number
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は情報処理用周辺装置の装置機番設定回路に関し
、特に２箇以上のストラップ回路と２箇の一致回路によ
って構成した装置機番設定回路に関する。
、特に２箇以上のストラップ回路と２箇の一致回路によ
って構成した装置機番設定回路に関する。
情報処理システムにおいて、入出力機器毎あるいは処理
単位毎に複数筒のブロックに分割された配憶装置は、制
御装置側からみて同一種類の被制御装置、または被制御
ユニットが複数筒存在するとみなされる。この場合、各
普制御装置オたは被制御ユニットには一般に固有の装置
機番を付与し：Ｃ識別している。
単位毎に複数筒のブロックに分割された配憶装置は、制
御装置側からみて同一種類の被制御装置、または被制御
ユニットが複数筒存在するとみなされる。この場合、各
普制御装置オたは被制御ユニットには一般に固有の装置
機番を付与し：Ｃ識別している。
従来からこの種の装置機番は、付与すべき各横制御装置
や被制御ユニツ）Ｋ対応し、バンクボードまたはプリン
ト回路基板上に用意し九−組のストラップ回路によって
設定していた。
や被制御ユニツ）Ｋ対応し、バンクボードまたはプリン
ト回路基板上に用意し九−組のストラップ回路によって
設定していた。
一方、＊＊砿番は被制御装置中被制御ユニットの接続条
件によって決定されるため、一般的にはユーザがストラ
ップ工事を実施してきた。
件によって決定されるため、一般的にはユーザがストラ
ップ工事を実施してきた。
さらに、記憶装置の増設や運用途上における接続変更な
どに伴うストラップ変ｆ工事もユーザが行ってきた。こ
のため、運用部間食体にわた９ストラップ回路の信頼性
を確保し続けることはきわめて困−であ）、障害が発生
し九場合にはその障害を検知することも困難である。し
たがって、装置の二重応答障害が起ることもありシステ
ムへの重大な波及は避は得ない。
どに伴うストラップ変ｆ工事もユーザが行ってきた。こ
のため、運用部間食体にわた９ストラップ回路の信頼性
を確保し続けることはきわめて困−であ）、障害が発生
し九場合にはその障害を検知することも困難である。し
たがって、装置の二重応答障害が起ることもありシステ
ムへの重大な波及は避は得ない。
本発明の目的は、従来方式による装置機番設定回路にお
けるストラップ工事後の信頼性低下、および障害検知の
困難性等の欠点を除去し、２箇以上のストラップ回路の
それぞれに設定し九装置機番情報を第１の一致回路で比
較し、上記ストラップ回路のひとつに設定し九装置機番
情報と上位装置より与えられた装置機番情報とを第３の
一致回路で比較し、これらの装置機番情報がすべて一致
した時に始めて完全な一致情報を得ることができる様に
構成するととによって高信頼性の装置機番設定回路を提
供することにある。
けるストラップ工事後の信頼性低下、および障害検知の
困難性等の欠点を除去し、２箇以上のストラップ回路の
それぞれに設定し九装置機番情報を第１の一致回路で比
較し、上記ストラップ回路のひとつに設定し九装置機番
情報と上位装置より与えられた装置機番情報とを第３の
一致回路で比較し、これらの装置機番情報がすべて一致
した時に始めて完全な一致情報を得ることができる様に
構成するととによって高信頼性の装置機番設定回路を提
供することにある。
前記目的を達成するために本発明による装置機番設定回
路は２箇以上のストラップ回路、第１および第２の一致
回路、壜らびＫＡＮＤＡＮＤゲート回路でいる。ストラ
ップ回路は任意のビット数を有するストラップ膚子鮮か
ら構成され、任意の値をとり得る装置機番情報を設定す
るためのものである。２箇以上のストラップ回路を使っ
ているが、これらのストラップ回路には同一の装置機番
情報を設定しておく。第１の一致回路は、上記の２箇以
上のストラップ回路のそれぞれに設定しである装置横書
情報が各ビット毎に一致しているか否かを比較して第１
の一致情報を得ゐための回路である。第２の一致回路は
、上記の２箇以上のストラップ回路のひとつに設定しで
ある装置機番情報を、上位装置より与えられる装置機番
情報と比較して第２の一致情報を得るための回路である
。ｔｓｌおよび第２の一致情報はいずれも部分一致情報
である。
路は２箇以上のストラップ回路、第１および第２の一致
回路、壜らびＫＡＮＤＡＮＤゲート回路でいる。ストラ
ップ回路は任意のビット数を有するストラップ膚子鮮か
ら構成され、任意の値をとり得る装置機番情報を設定す
るためのものである。２箇以上のストラップ回路を使っ
ているが、これらのストラップ回路には同一の装置機番
情報を設定しておく。第１の一致回路は、上記の２箇以
上のストラップ回路のそれぞれに設定しである装置横書
情報が各ビット毎に一致しているか否かを比較して第１
の一致情報を得ゐための回路である。第２の一致回路は
、上記の２箇以上のストラップ回路のひとつに設定しで
ある装置機番情報を、上位装置より与えられる装置機番
情報と比較して第２の一致情報を得るための回路である
。ｔｓｌおよび第２の一致情報はいずれも部分一致情報
である。
従って、これらの部分一致情報から完全一致情報を得る
ための回路がＡＮＤゲート回路である。
ための回路がＡＮＤゲート回路である。
すなわち、第１の一致情報と第２の一致情報とが完全に
一致した時に始めて、完全な一致を表わす第３の一致情
報をＡＮＤ回路が出力する。
一致した時に始めて、完全な一致を表わす第３の一致情
報をＡＮＤ回路が出力する。
本発明に依って構成した装置機番設定回路では装置機番
情報のすべてが同一であった時に始めて、完全な一致を
示す第３の一致情報が得られる。
情報のすべてが同一であった時に始めて、完全な一致を
示す第３の一致情報が得られる。
以下図面を参照して本発明による装置機番ｅｉｌ定回路
をさらに詳細に説明する。第１図は本発明による装置機
番設定回路の実施例管示すブロック図である。ｇｔ図に
おいて、１００は第１のストラップ回路、 ２００け
第２のストラップ回路。
をさらに詳細に説明する。第１図は本発明による装置機
番設定回路の実施例管示すブロック図である。ｇｔ図に
おいて、１００は第１のストラップ回路、 ２００け
第２のストラップ回路。
３００は第１の一致回路、４（）０は第２の一致回路、
ｂｏｏはＡＮＤゲートである。第１のストラップ回路１
１１０の第１ビット線１０−１１から第ｎビット＠ １
０− ｎａまではそれぞれ共通電位点に接続しであるが
、ストラップ端子を挾んで第１ビツト線１０−１ｂから
第ｎビット線１Ｏ−ｎｂｔではそれすれ第１の一致回路
３００に接続しである。
ｂｏｏはＡＮＤゲートである。第１のストラップ回路１
１１０の第１ビット線１０−１１から第ｎビット＠ １
０− ｎａまではそれぞれ共通電位点に接続しであるが
、ストラップ端子を挾んで第１ビツト線１０−１ｂから
第ｎビット線１Ｏ−ｎｂｔではそれすれ第１の一致回路
３００に接続しである。
第２のストラップ回路２００の第１ビツト線ｇＯ−１１
から第ｎビット線２０１１まではそれぞれ共通電位点に
接続しであるが、ストラップ端子を挾んで第１ビツト線
２０−１ｂから第ｎビット線２０− ｎｂまではそれぞ
れｉ＠ｌの一致回路３００に接続しである。第１のスト
ラップ回路１００の各ビット線のａｏｌｌｌとｂＩｌｉ
ｌとは必要に応じ、希望する装置機番情報を表わす様に
ストラップ端子上で結線する。第２のストラップ回路２
００においても、各ビット線の＠ １４１とｂｌｌｌｌ
とは第１のストラップ回路１００の各ビット線と同様に
して、希望する装置機番情報を表わす様にストラップ１
子上で結線する。ｌｌｌのストラップ回路１００とｔｓ
ｌのストラップ回路２００とは同一の装置機番情報を表
わす様に設定しておくので、それぞれ第１および第２の
ストラップ回路１００゜２００には同一のビットパター
ンが設定されている。第１のストラップ回路１００の第
１ビット線１０−１１１第２０−を回ｊ１４００（Ｄｍ
ｌ ビットｌｌｌ３０−１にも接続しである。第１のス
トラップ回路１００の第２ビツト線１０− Ｚｂ ｔｊ
第２の一致回路４０Ｇの第雪ビット線３０−２にも接続
しである。各第３ビツト線１Ｏ−３ｂ、３０−３から各
第ｎビット線１Ｇ−ｎｂ、 ３０−ｎ ｔでも同様にし
て第１のストラップ回路１００と第２の一致回路４０Ｇ
とで接続しである。第１のストラップ回路１０Ｇからの
装置機番情報は上位装置より付与される装置機番情報と
嬉３の一致回路４００によって比較する。すなわち、第
１ピット線３０−１上のａｍ機番情報は上位装置よりの
第１ビット線４０−１上の装置機番情報と、第２の一致
回路４００によって比較する。第２ビット線３０−２上
の装置＊＊情報は上位装置よりの第２ビット線４〇−２
上の装置機番情報と、第２の一致回路４０Ｇによって比
較する。各第３ビツト線３Ｇ−３，４０−３から各第ｎ
ビット線１０−ｎ、４０−ｎ重でも同様にして、第１の
ストラップ回路１００からの装置機番情報は上位装置よ
プ付与される装置機番情報と第２の一致回路４００ Ｋ
よって比較する。
から第ｎビット線２０１１まではそれぞれ共通電位点に
接続しであるが、ストラップ端子を挾んで第１ビツト線
２０−１ｂから第ｎビット線２０− ｎｂまではそれぞ
れｉ＠ｌの一致回路３００に接続しである。第１のスト
ラップ回路１００の各ビット線のａｏｌｌｌとｂＩｌｉ
ｌとは必要に応じ、希望する装置機番情報を表わす様に
ストラップ端子上で結線する。第２のストラップ回路２
００においても、各ビット線の＠ １４１とｂｌｌｌｌ
とは第１のストラップ回路１００の各ビット線と同様に
して、希望する装置機番情報を表わす様にストラップ１
子上で結線する。ｌｌｌのストラップ回路１００とｔｓ
ｌのストラップ回路２００とは同一の装置機番情報を表
わす様に設定しておくので、それぞれ第１および第２の
ストラップ回路１００゜２００には同一のビットパター
ンが設定されている。第１のストラップ回路１００の第
１ビット線１０−１１１第２０−を回ｊ１４００（Ｄｍ
ｌ ビットｌｌｌ３０−１にも接続しである。第１のス
トラップ回路１００の第２ビツト線１０− Ｚｂ ｔｊ
第２の一致回路４０Ｇの第雪ビット線３０−２にも接続
しである。各第３ビツト線１Ｏ−３ｂ、３０−３から各
第ｎビット線１Ｇ−ｎｂ、 ３０−ｎ ｔでも同様にし
て第１のストラップ回路１００と第２の一致回路４０Ｇ
とで接続しである。第１のストラップ回路１０Ｇからの
装置機番情報は上位装置より付与される装置機番情報と
嬉３の一致回路４００によって比較する。すなわち、第
１ピット線３０−１上のａｍ機番情報は上位装置よりの
第１ビット線４０−１上の装置機番情報と、第２の一致
回路４００によって比較する。第２ビット線３０−２上
の装置＊＊情報は上位装置よりの第２ビット線４〇−２
上の装置機番情報と、第２の一致回路４０Ｇによって比
較する。各第３ビツト線３Ｇ−３，４０−３から各第ｎ
ビット線１０−ｎ、４０−ｎ重でも同様にして、第１の
ストラップ回路１００からの装置機番情報は上位装置よ
プ付与される装置機番情報と第２の一致回路４００ Ｋ
よって比較する。
第１の一致回路ＢＯＯＫ入力された装置機番情報の各ビ
ットがすべて一致した場合には、第１の一致回路３００
から第１の一致情報線ｍ１ｉｔ −１へ第１の一致情報
が得られる。第２の一致回路４００ Ｋ入力された装置
機番情報の各ビットが一致した場合には、第２の一致回
路４００から第２の一致情報線ｍ１ｔ−１へ第８の一致
情報が得られる。第１および第２の一致情報線ｍ１１−
１ｍｍａｔ−！における第１および第冨の一致情報は同
時ＫＡＮＤゲート回路５００ Ｋ入力する様に構成して
あ）、上鮎の両一致情報が一致した場合ＫＩＤ、完全な
一致を表わす第３の一致情報がＡＮＤゲート回路５００
から出力される。
ットがすべて一致した場合には、第１の一致回路３００
から第１の一致情報線ｍ１ｉｔ −１へ第１の一致情報
が得られる。第２の一致回路４００ Ｋ入力された装置
機番情報の各ビットが一致した場合には、第２の一致回
路４００から第２の一致情報線ｍ１ｔ−１へ第８の一致
情報が得られる。第１および第２の一致情報線ｍ１１−
１ｍｍａｔ−！における第１および第冨の一致情報は同
時ＫＡＮＤゲート回路５００ Ｋ入力する様に構成して
あ）、上鮎の両一致情報が一致した場合ＫＩＤ、完全な
一致を表わす第３の一致情報がＡＮＤゲート回路５００
から出力される。
本発明は以上説明した様に同一装置機番情報を設定する
丸めのストラップ回路をｚ箇以上具備し、各ストラップ
回路に設定した装置機番情報を第１の一致回路で比較し
て第１の一致情報を得ると共に、ストラップ回路のひと
つに設定した装置機番情報を上位装置より付与した装置
機番情報と第２の一致回路で比較して第２の一致情報を
得て、第１および第２の一致情報が両方共一致している
時に始めて完全に装置機番情報の一致が得られたと判断
することによつゼ。
丸めのストラップ回路をｚ箇以上具備し、各ストラップ
回路に設定した装置機番情報を第１の一致回路で比較し
て第１の一致情報を得ると共に、ストラップ回路のひと
つに設定した装置機番情報を上位装置より付与した装置
機番情報と第２の一致回路で比較して第２の一致情報を
得て、第１および第２の一致情報が両方共一致している
時に始めて完全に装置機番情報の一致が得られたと判断
することによつゼ。
装置機番設定回路の信頼性を向上させる効果がある。
第１図においてはストラップ回路が２箇の場合を示した
が、ストラップ回路の数を増加させるほど装置機番設定
回路の信頼性がさらに向上することは云う壕でもない。
が、ストラップ回路の数を増加させるほど装置機番設定
回路の信頼性がさらに向上することは云う壕でもない。
第１図は本発明に依って構成した装置機番設定回路の実
権例を示すブロック図である。 ｉｏｏ 、 ２００・・・ストラップ回路３００．４０
０・・・−欽回路 ５０Ｇ・・・ＡＮＤゲート回路 １Ｏ−１ａ 〜１０−ｎ１ｍ 、 １Ｏ−１ｂ 〜１Ｏ
−ｎｂ 、 ２０−１ｌ−２０−ｒｓａ 、 ２Ｏ−１
ｂ 〜２Ｏ−ｎｂ 、 ３０−１〜３０−ｎ。 ４０−１〜４０−ｎ・・・ビット線 ｒｎａ ｔ −１＠ ｍａ （−２＊ ｒｒ＋ａｔ −
３”’−一致報線特許出願人 日本電気株式会社 代理人 弁理士 井 ） ロ 壽 才１図
権例を示すブロック図である。 ｉｏｏ 、 ２００・・・ストラップ回路３００．４０
０・・・−欽回路 ５０Ｇ・・・ＡＮＤゲート回路 １Ｏ−１ａ 〜１０−ｎ１ｍ 、 １Ｏ−１ｂ 〜１Ｏ
−ｎｂ 、 ２０−１ｌ−２０−ｒｓａ 、 ２Ｏ−１
ｂ 〜２Ｏ−ｎｂ 、 ３０−１〜３０−ｎ。 ４０−１〜４０−ｎ・・・ビット線 ｒｎａ ｔ −１＠ ｍａ （−２＊ ｒｒ＋ａｔ −
３”’−一致報線特許出願人 日本電気株式会社 代理人 弁理士 井 ） ロ 壽 才１図
Claims (1)
- 任意のビット数から構成され、任意の値をと９得る同一
の装置機番情報を設定するための２箇以上のストラップ
回路と、繭重２＠以上のストラップ回路のそれぞれに設
定しである前記装置機番情報がビット毎に一致している
か否かを比較して第１の一致情報を得るための第１の一
致回路と、前記２箇以上のストラップ回路のひとつに設
定しである前記装置機番情報を上位装置より与えられる
装置機番情報と比較して第２の一致情報を得るための７
ｓ２の一致回路と、前記第１の一致情報と前記第２の一
致情報とが一致した時に第３の一致情報を出力するため
のＡＮＤゲート回路とを具備し、１ｌｌＩ記装置機番情
報のすべてが同一であった時に完全な一致を示す第３の
一致情報が得られる様に構成したことを特徴とした装置
機番設定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57024164A JPS58140829A (ja) | 1982-02-16 | 1982-02-16 | 装置機番設定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57024164A JPS58140829A (ja) | 1982-02-16 | 1982-02-16 | 装置機番設定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58140829A true JPS58140829A (ja) | 1983-08-20 |
Family
ID=12130698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57024164A Pending JPS58140829A (ja) | 1982-02-16 | 1982-02-16 | 装置機番設定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58140829A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62297957A (ja) * | 1986-06-18 | 1987-12-25 | Matsushita Electric Ind Co Ltd | 機器表示，アドレスの設定登録方法 |
| JPS63126041A (ja) * | 1986-11-14 | 1988-05-30 | Nippon Steel Corp | 信号入力装置 |
-
1982
- 1982-02-16 JP JP57024164A patent/JPS58140829A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62297957A (ja) * | 1986-06-18 | 1987-12-25 | Matsushita Electric Ind Co Ltd | 機器表示，アドレスの設定登録方法 |
| JPH0559458B2 (ja) * | 1986-06-18 | 1993-08-31 | Matsushita Electric Ind Co Ltd | |
| JPS63126041A (ja) * | 1986-11-14 | 1988-05-30 | Nippon Steel Corp | 信号入力装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| MXPA94005759A (es) | Metodo y aparato para correccion de errores en una senal recibida por un aparato de radiocomunicacion. | |
| GB1372133A (en) | Data transmission systems | |
| JPS58140829A (ja) | 装置機番設定回路 | |
| JPS58129658A (ja) | マイクロプログラム制御装置 | |
| JPS61136135A (ja) | 外部バスエラ−検出回路 | |
| EP0140155A3 (de) | Prüfungseinrichtung zur Fehlererkennung bei gedoppelten Schaltungen, insbesondere Prozessoren eines Fernsprechvermittlungssystems | |
| JPH03272224A (ja) | 情報信号処理方法 | |
| JP2615700B2 (ja) | 誤り訂正情報出力回路 | |
| JPH0712073B2 (ja) | 故障検出回路付き大規模集積回路 | |
| JPH0132143Y2 (ja) | ||
| EP0152974A1 (en) | Arrangement for checking the parity bit-containing bit groups | |
| JP2578762B2 (ja) | エラ−訂正符号生成装置 | |
| JPS62121557A (ja) | 多重化直列デ−タ接続方式 | |
| JPS58140828A (ja) | 装置機番設定回路 | |
| JPS5992653A (ja) | デ−タ伝送装置 | |
| JPS62213333A (ja) | デ−タ伝送方式 | |
| JP2508327B2 (ja) | 情報処理装置の障害検出方法及びその装置 | |
| JPS605981B2 (ja) | 誤り訂正符号作成用シンドロ−ム発生回路 | |
| JPS59117618A (ja) | デ−タバス制御装置 | |
| JPS6491235A (en) | Control system for counter circuit | |
| JPH01171331A (ja) | タイミング信号発生回路 | |
| JPS61213934A (ja) | シフトパス回路 | |
| JPS61269738A (ja) | デ−タ処理回路 | |
| JPH05307900A (ja) | 半導体メモリ素子 | |
| JPS60251442A (ja) | 双方向バス用パリテイ回路 |