JPS60251442A - 双方向バス用パリテイ回路 - Google Patents
双方向バス用パリテイ回路Info
- Publication number
- JPS60251442A JPS60251442A JP59107401A JP10740184A JPS60251442A JP S60251442 A JPS60251442 A JP S60251442A JP 59107401 A JP59107401 A JP 59107401A JP 10740184 A JP10740184 A JP 10740184A JP S60251442 A JPS60251442 A JP S60251442A
- Authority
- JP
- Japan
- Prior art keywords
- parity
- circuit
- parity check
- bits
- bidirectional
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は双方向転送パス上の転送データの／そりティチ
ェック、及びノ臂リティ発生を行う双方向バス用７９９
７４回路に関するものであシ、特にｍピットハラシル双
方向転送バス上のデータをｎピッ）（ｍ）ｎ）のパリテ
ィチェック機能を有する回路素子を複数個用いて／４リ
ティチェック及びパリティ発生を行う双方向パス用パリ
ティ回路に関する。
ェック、及びノ臂リティ発生を行う双方向バス用７９９
７４回路に関するものであシ、特にｍピットハラシル双
方向転送バス上のデータをｎピッ）（ｍ）ｎ）のパリテ
ィチェック機能を有する回路素子を複数個用いて／４リ
ティチェック及びパリティ発生を行う双方向パス用パリ
ティ回路に関する。
本発明の双方向パス用ノ４１Ｊティ回路は、例えばマイ
クロプロセッサ（μＰ）相互間を接続する双方向パス、
入出力（Ｉｌｏ）パスのパリティチェック及びパリティ
発生に用いられる。
クロプロセッサ（μＰ）相互間を接続する双方向パス、
入出力（Ｉｌｏ）パスのパリティチェック及びパリティ
発生に用いられる。
例えば、２つのμＰ、μＰＡとμＰＢ との間をデータ
伝送する場合一般に双方向転送パスが用いられ、一方の
μＰから他方のμＰにデータを転送する場合は、パリテ
ィビットを付加してデータを転送し、一方受信側のμＰ
において受信データのパリティチェツクを行ない受信デ
ータの信ぴょう性をチェックするようにしている。従っ
て、μＰＡ及びμＰ１のいずれの側にも、双方向転送パ
スに接続され、データ送信時はパリティを発生させ、デ
ータ受信時に／４リティチェックを行うパリティ回路が
設けられている。
伝送する場合一般に双方向転送パスが用いられ、一方の
μＰから他方のμＰにデータを転送する場合は、パリテ
ィビットを付加してデータを転送し、一方受信側のμＰ
において受信データのパリティチェツクを行ない受信デ
ータの信ぴょう性をチェックするようにしている。従っ
て、μＰＡ及びμＰ１のいずれの側にも、双方向転送パ
スに接続され、データ送信時はパリティを発生させ、デ
ータ受信時に／４リティチェックを行うパリティ回路が
設けられている。
第２図に、例えばμＰＡ側の従来のノ４リティ回路を示
す。第２図において、μＰＡ側の双方向パス１が双方向
パスバッファ２を介してμＰＢ側の双方向パス３が接続
されている。双方向パスは、一般にｍビット、この例示
においては２０ピツトノ千ラレル転送するようになって
いる。一方、既存のパリティチェック回路素子、例えば
・臂すティチェックＬＳＩは通常１素子当９８ビット程
度の処理をするものが多く、２０ピツトものパリティチ
ェックを１素子で行うものはないから、パリティチェッ
クは、複数の／４’ リティチェック回路素子を用いて
行っている。すなわち、パリティチェック回路４は、ｎ
ビット、この例では１０ビツトのハリティチェック機能
を有するパリティチェックＬＳＩ４１〜４３を第２図に
図示の如く直列に接続し、第１のＬＳＩで０〜７ビツト
、第２のＬＳＩで８〜１５ビツト、第３のＬＳＩで１６
〜１９ビツトの／４’リティチェックを分担して行なう
と共に、上段の７４リテイチエツクの出力を下段のパリ
ティチェックＬＳＩに入力して最終的なパリティチェッ
ク信号ＳＰ０を発生させるようにしている。このため、
双方向転送パス１は、０〜７ピツトの第１のパス、８〜
１５ビツトの第２のパス、１６〜１９ビツトの第３のパ
スに分割されて、上記パリティチェックＬＳＩ４１〜４
３にそれぞれ接続されている。
す。第２図において、μＰＡ側の双方向パス１が双方向
パスバッファ２を介してμＰＢ側の双方向パス３が接続
されている。双方向パスは、一般にｍビット、この例示
においては２０ピツトノ千ラレル転送するようになって
いる。一方、既存のパリティチェック回路素子、例えば
・臂すティチェックＬＳＩは通常１素子当９８ビット程
度の処理をするものが多く、２０ピツトものパリティチ
ェックを１素子で行うものはないから、パリティチェッ
クは、複数の／４’ リティチェック回路素子を用いて
行っている。すなわち、パリティチェック回路４は、ｎ
ビット、この例では１０ビツトのハリティチェック機能
を有するパリティチェックＬＳＩ４１〜４３を第２図に
図示の如く直列に接続し、第１のＬＳＩで０〜７ビツト
、第２のＬＳＩで８〜１５ビツト、第３のＬＳＩで１６
〜１９ビツトの／４’リティチェックを分担して行なう
と共に、上段の７４リテイチエツクの出力を下段のパリ
ティチェックＬＳＩに入力して最終的なパリティチェッ
ク信号ＳＰ０を発生させるようにしている。このため、
双方向転送パス１は、０〜７ピツトの第１のパス、８〜
１５ビツトの第２のパス、１６〜１９ビツトの第３のパ
スに分割されて、上記パリティチェックＬＳＩ４１〜４
３にそれぞれ接続されている。
パリティ発生回路５についても同様である。すなわち、
上記パリティチェック素子４１〜４３と同じ機能を有す
るパリティチェック素子５１〜５３を第２図に図示の如
く接続し、最終段のパリティチェックＬＳＩ５３の出力
をパリティ付加信号ＳＰｇとして出力するようにしてい
る。但し、パリティ付加信号ＳＰ、は、パス選択信号Ｓ
Ｂ、に応答し、ゲート回路６を介して、データ送信時の
み次段の回路に印加され、ノ臂すティが付加されるよう
にしている。
上記パリティチェック素子４１〜４３と同じ機能を有す
るパリティチェック素子５１〜５３を第２図に図示の如
く接続し、最終段のパリティチェックＬＳＩ５３の出力
をパリティ付加信号ＳＰｇとして出力するようにしてい
る。但し、パリティ付加信号ＳＰ、は、パス選択信号Ｓ
Ｂ、に応答し、ゲート回路６を介して、データ送信時の
み次段の回路に印加され、ノ臂すティが付加されるよう
にしている。
パリティチェック回路４、ノ（リティ発生回路５、及び
ゲート回路６を総称してパリティ回路と呼ぶ。
ゲート回路６を総称してパリティ回路と呼ぶ。
第２図に図示の従来のパリティ回路は、パリティチェッ
ク回路４とパリティ発生回路５とは類似のものでアシ、
シかも、双方向パス上においては、送信時と受信時とは
重複して発生しないことを考えると、回路を共通に利用
することによ多回路構成が簡単になる余地がちることが
見出された。また第２図に図示の従来のパリティ回路は
、ハリティチェック回路４及びパリティ発生回路５のい
ずれもがその回路素子が直列に接続されておシ、パリテ
ィチェック等に要する時間がやや長くなるという問題が
ある。
ク回路４とパリティ発生回路５とは類似のものでアシ、
シかも、双方向パス上においては、送信時と受信時とは
重複して発生しないことを考えると、回路を共通に利用
することによ多回路構成が簡単になる余地がちることが
見出された。また第２図に図示の従来のパリティ回路は
、ハリティチェック回路４及びパリティ発生回路５のい
ずれもがその回路素子が直列に接続されておシ、パリテ
ィチェック等に要する時間がやや長くなるという問題が
ある。
さらに、上記の問題は、双方向バスのパラレル転送ピッ
）ｍと、パリティチェック素子の処理ピッ）ｎの差が大
きい程顕著になるのである。
）ｍと、パリティチェック素子の処理ピッ）ｎの差が大
きい程顕著になるのである。
〔問題点を解決するための手段及び作用〕上述の問題に
鑑み、本発明においては、既存のパリティチェック素子
を用い、しかも簡単な回路構成で、上述の従来技術の問
題を解決しようとするものであシ、本発明によれば、六
ビットのノやりティチェック回路素子を複数個接続しｍ
ビット（ｍ＞ｎ）・Ｊ？２レル双方向転送パス上の転送
データのパリティチェック及びｉ４リティ発生を行う双
方向パス用パリティ回路において、少くとも〔ｍ／ｎ）
ｍａｄ 個の第１段のノ量りティチェック回路素子をそ
れぞれ前記双方向転送パスの所要のピ。
鑑み、本発明においては、既存のパリティチェック素子
を用い、しかも簡単な回路構成で、上述の従来技術の問
題を解決しようとするものであシ、本発明によれば、六
ビットのノやりティチェック回路素子を複数個接続しｍ
ビット（ｍ＞ｎ）・Ｊ？２レル双方向転送パス上の転送
データのパリティチェック及びｉ４リティ発生を行う双
方向パス用パリティ回路において、少くとも〔ｍ／ｎ）
ｍａｄ 個の第１段のノ量りティチェック回路素子をそ
れぞれ前記双方向転送パスの所要のピ。
トが接続されるように並列に設け、前記並列に接続した
パリティチェック回路素子の出力と前記双方向転送バス
の残シのビットとを接続した第２段のパリティチェック
回路素子を設け、転送パスの送信又は受信に応答して、
前記２段のパリティチェック回路素子の出力をパリティ
発生用又はパリティチェック用のデータとして取シ出す
ようにしたことを特徴とする、双方向パス用パリティ回
路が提供される。
パリティチェック回路素子の出力と前記双方向転送バス
の残シのビットとを接続した第２段のパリティチェック
回路素子を設け、転送パスの送信又は受信に応答して、
前記２段のパリティチェック回路素子の出力をパリティ
発生用又はパリティチェック用のデータとして取シ出す
ようにしたことを特徴とする、双方向パス用パリティ回
路が提供される。
本発明の一実施例について第１図を参照して下記に述べ
る。
る。
第１図において、本発明のパリティ回路は、並列に設け
られたパリティチェック回路素子７１゜７−２から成る
第１段のパリティチェック回路７、並列に設けられたパ
リティチェック回路素子８１゜８２から成る第２段のノ
４リティチェック回路８、及びゲート回路６から構成さ
れている。・やりティチェック回路素子７１，７２，８
１．８２は第１図において述べたパリティチェック回路
素子４１〜４３．５１〜５３と同じ機能を有するもので
ある。その他の構成要素及び構成は第１図の場合と同じ
条件である。
られたパリティチェック回路素子７１゜７−２から成る
第１段のパリティチェック回路７、並列に設けられたパ
リティチェック回路素子８１゜８２から成る第２段のノ
４リティチェック回路８、及びゲート回路６から構成さ
れている。・やりティチェック回路素子７１，７２，８
１．８２は第１図において述べたパリティチェック回路
素子４１〜４３．５１〜５３と同じ機能を有するもので
ある。その他の構成要素及び構成は第１図の場合と同じ
条件である。
双方向パス１の第１のパス１１からのＯ〜７ビツトは第
１段のパリティ回路７の第１のノ＋リティチェック回路
素子７１に接続され、第２のパス１２の８〜１５ビツト
は第２のパリティチェック回路素子７２に接続されてい
る。次に第２段のパリティ回路８のパリティチェック回
路８１．８２にはそれぞれ同じ条件で、第３のパス１３
の１６〜１９ビツトのデータと、上記第１段のパリティ
回路７のパリティチェック回路素子７１．７２の／４’
リティ出力５Ｐｃ１１． ＳＰ（，１□が接続されてい
る。
１段のパリティ回路７の第１のノ＋リティチェック回路
素子７１に接続され、第２のパス１２の８〜１５ビツト
は第２のパリティチェック回路素子７２に接続されてい
る。次に第２段のパリティ回路８のパリティチェック回
路８１．８２にはそれぞれ同じ条件で、第３のパス１３
の１６〜１９ビツトのデータと、上記第１段のパリティ
回路７のパリティチェック回路素子７１．７２の／４’
リティ出力５Ｐｃ１１． ＳＰ（，１□が接続されてい
る。
この回路構成から明らかなように第１段の回路はパリテ
ィチェック回路素子７１．７２が並列に設けられ、全体
として２段構成となっている。
ィチェック回路素子７１．７２が並列に設けられ、全体
として２段構成となっている。
第１図の回路の動作について下記に述べる。先ず、図示
のマイクロプロセッサμＰＡから、双方向パス３が接続
された他方のマイクロプロセッサμＰ、にデータを送信
する場合について述べる。双方向パス１上のθ〜７ピツ
トについては回路７１で／’Ｐリティチェックされ、パ
リティチェックはこの実施例では偶数）４１Ｊテイとす
る、偶数パリティに相応するパリティチェック出力信号
５Ｐｅ１１が出力される。８〜１５ビツトについても回
路７２でパリティチェックされ、パリティチェック出力
５Ｐｃ１２が出力される。一方、第２段のパリティチェ
ック回路素子８２においては、残シの１６〜１９ビツト
の転送データと共に上記パリティチェック出力信号５Ｐ
ｃ１１，５Ｐｃ１２を合せてノ４ リティチェックを行
う。従って、第２段のパリティチェック回路素子８１．
８２の出力は、双方向パス１のＯ〜１９ビットについて
の偶数ハリティに相応するパリティが発生され、信号Ｓ
Ｐｇを出力する。この場合、選択信号５Ｂ８＝１でゲー
ト回路６がオープンとなっているから、・ソリティ信号
ＳＰｇが・９リティ付加信号として後段の回路に印加さ
れる。転送データの１９ビツトは、パリティビット用で
あるから、パリティビットを発生しようとする上述の説
明においては常に「０」である。
のマイクロプロセッサμＰＡから、双方向パス３が接続
された他方のマイクロプロセッサμＰ、にデータを送信
する場合について述べる。双方向パス１上のθ〜７ピツ
トについては回路７１で／’Ｐリティチェックされ、パ
リティチェックはこの実施例では偶数）４１Ｊテイとす
る、偶数パリティに相応するパリティチェック出力信号
５Ｐｅ１１が出力される。８〜１５ビツトについても回
路７２でパリティチェックされ、パリティチェック出力
５Ｐｃ１２が出力される。一方、第２段のパリティチェ
ック回路素子８２においては、残シの１６〜１９ビツト
の転送データと共に上記パリティチェック出力信号５Ｐ
ｃ１１，５Ｐｃ１２を合せてノ４ リティチェックを行
う。従って、第２段のパリティチェック回路素子８１．
８２の出力は、双方向パス１のＯ〜１９ビットについて
の偶数ハリティに相応するパリティが発生され、信号Ｓ
Ｐｇを出力する。この場合、選択信号５Ｂ８＝１でゲー
ト回路６がオープンとなっているから、・ソリティ信号
ＳＰｇが・９リティ付加信号として後段の回路に印加さ
れる。転送データの１９ビツトは、パリティビット用で
あるから、パリティビットを発生しようとする上述の説
明においては常に「０」である。
チェック回路８１も回路８２と同タイミングで作動しパ
リティ出力ＳＰｃを出力するが、後段の回路においては
これは使用せず、万一ハリティエラーを示す信号であっ
ても問題はない。
リティ出力ＳＰｃを出力するが、後段の回路においては
これは使用せず、万一ハリティエラーを示す信号であっ
ても問題はない。
次にデータを受信した場合について述べる。この場合、
パリティチェック回路７１．７２は上記同様に動作する
。パリティチェック回路８１には上段のＡリティチェッ
ク回路７１．７２の信号５Ｐｃ１１，５Ｐｃ１２とビッ
ト１６〜１９とを併せてパリティチェックする。この場
合、ビット１９には送信側（μＰＢ）で付加されたノ４
リティビットが含まれているから、ノ臂すティチェック
回路８１の出力ＳＰｃはＯ〜１９ビットについての偶数
パリティチェックが正当であるか否かを示している。一
方のノ４リティチェック回路８２も回路８１と同タイミ
ングで動作しているのであるが、この場合、信号５Ｂｌ
ｌ＝ Ｏであるからゲート回路６は「閉」であシ、信号
ＳＰｇは後段には出力されない。
パリティチェック回路７１．７２は上記同様に動作する
。パリティチェック回路８１には上段のＡリティチェッ
ク回路７１．７２の信号５Ｐｃ１１，５Ｐｃ１２とビッ
ト１６〜１９とを併せてパリティチェックする。この場
合、ビット１９には送信側（μＰＢ）で付加されたノ４
リティビットが含まれているから、ノ臂すティチェック
回路８１の出力ＳＰｃはＯ〜１９ビットについての偶数
パリティチェックが正当であるか否かを示している。一
方のノ４リティチェック回路８２も回路８１と同タイミ
ングで動作しているのであるが、この場合、信号５Ｂｌ
ｌ＝ Ｏであるからゲート回路６は「閉」であシ、信号
ＳＰｇは後段には出力されない。
以上の説明から明らかなように、第１図に図示の／４’
リティ回路は第２図に図示のノ４リティチェック回路４
及びパリティ発生回路５を有する回路と同じ機能を発揮
する。ここで、第２図の／臂リティ回路のパリティチェ
ック回路素子は６個であるのに比し、第２図に図示のパ
リティ回路はパリティチェック回路素子は４個と少なく
て済む。次に第２図のｚ！ １Ｊテイ回路は直列に３段
接続されているが、本発明のパリティ回路は２段である
から、パリティチェック又はパリティ発生に要する時間
が１／３短縮される。
リティ回路は第２図に図示のノ４リティチェック回路４
及びパリティ発生回路５を有する回路と同じ機能を発揮
する。ここで、第２図の／臂リティ回路のパリティチェ
ック回路素子は６個であるのに比し、第２図に図示のパ
リティ回路はパリティチェック回路素子は４個と少なく
て済む。次に第２図のｚ！ １Ｊテイ回路は直列に３段
接続されているが、本発明のパリティ回路は２段である
から、パリティチェック又はパリティ発生に要する時間
が１／３短縮される。
また第１図に図示の実施例においては、パリティチェッ
ク回路素子８１．８２を並置した場合にっいて述べたが
、送信時においては、原信号にはパリティピット（１９
ビツト）が常に「０」であることを考えれば、回路素子
８１．８２を共用して１つのものとすることができる。
ク回路素子８１．８２を並置した場合にっいて述べたが
、送信時においては、原信号にはパリティピット（１９
ビツト）が常に「０」であることを考えれば、回路素子
８１．８２を共用して１つのものとすることができる。
双方向パスのパラレルビット数がｍでアシ、ハリティチ
ェック回路素子の１個当シのパリティシック処理ビット
数がｎである場合、本発明においては一般に、第１段の
パリティ回路としてｊ−ｊ ｍ／ｎ ） ｙｌ。ｄ ％
例えばｍ＝２０．ｎ＝８の場合ｊ−２個のパリティチェ
ック回路素子を並列に第１図に図示の如く接続し、ｎＸ
ｊビットのデータについてパリティチェックをし、転送
データの他の残シのビットと第】段のパリティ回路の出
力をパリティチェックする第２段のパリティ回路を１側
設ければ良い。ｍが大きい場合であっても２段構成であ
ることには変らないから、ｍが大きくなってもパリティ
チェック時間が大きくなることはない。
ェック回路素子の１個当シのパリティシック処理ビット
数がｎである場合、本発明においては一般に、第１段の
パリティ回路としてｊ−ｊ ｍ／ｎ ） ｙｌ。ｄ ％
例えばｍ＝２０．ｎ＝８の場合ｊ−２個のパリティチェ
ック回路素子を並列に第１図に図示の如く接続し、ｎＸ
ｊビットのデータについてパリティチェックをし、転送
データの他の残シのビットと第】段のパリティ回路の出
力をパリティチェックする第２段のパリティ回路を１側
設ければ良い。ｍが大きい場合であっても２段構成であ
ることには変らないから、ｍが大きくなってもパリティ
チェック時間が大きくなることはない。
以上に述べたように、本発明によれば、従来のパリティ
回路に比し、回路構成が簡単になシ、パリティチェック
又はパリティ発生に要する時間を短縮することができる
。又、本発明はパスのパラレル転送ビット数が大きくな
る程上記効果が顕著になるという特長を有する。
回路に比し、回路構成が簡単になシ、パリティチェック
又はパリティ発生に要する時間を短縮することができる
。又、本発明はパスのパラレル転送ビット数が大きくな
る程上記効果が顕著になるという特長を有する。
第１図は本発明の一実施例としての双方向パス用パリテ
ィ回路を図示する図、第２図は従来の双方向パス用パリ
ティ回路を示す図である。 （符号の説明） １・・・双方向バス、２・・・双方向パスバッファ、３
・・・双方向バス、４・・・ｐＲ＋）ティチェック回路
、５・・・パリティ発生回路、６・・・ゲート回路、７
・・・第１段パリティ回路、８・・・第２段パリティ回
路。 ＄１図 第２図
ィ回路を図示する図、第２図は従来の双方向パス用パリ
ティ回路を示す図である。 （符号の説明） １・・・双方向バス、２・・・双方向パスバッファ、３
・・・双方向バス、４・・・ｐＲ＋）ティチェック回路
、５・・・パリティ発生回路、６・・・ゲート回路、７
・・・第１段パリティ回路、８・・・第２段パリティ回
路。 ＄１図 第２図
Claims (1)
- １、ｎビットのノリティチェック回路素子を複数個接続
しｍピッ）（ｍ）ｎ）パラレル双方向転送パス上の転送
データのパリティチェック及びパリティ発生を行う双方
向パス用パリティ回路において、少くともＣｍ／ｎ〕ｍ
ｏｄ 個の第１段のパリティチェック回路素子をそれぞ
れ前記双方向転送パスの所要のビットが接続されるよう
に並列に設け、前記並列に接続したパリティチェック回
路素子の出力と前記双方向転送パスの残シのビットとを
接続した第２段のハリティチェック回路素子を設け、転
送パスの送信又は受信に応答して、前記２段のパリティ
チェック回路素子の出力をパリティ発生用又はパリティ
チェック用のデータとして取）出すようにしたことを特
徴とする。双方向バス用パリティ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59107401A JPS60251442A (ja) | 1984-05-29 | 1984-05-29 | 双方向バス用パリテイ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59107401A JPS60251442A (ja) | 1984-05-29 | 1984-05-29 | 双方向バス用パリテイ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60251442A true JPS60251442A (ja) | 1985-12-12 |
Family
ID=14458211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59107401A Pending JPS60251442A (ja) | 1984-05-29 | 1984-05-29 | 双方向バス用パリテイ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60251442A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01314338A (ja) * | 1988-05-26 | 1989-12-19 | Internatl Business Mach Corp <Ibm> | バツフア装置、透過ラツチ回路、及び位相分割回路 |
-
1984
- 1984-05-29 JP JP59107401A patent/JPS60251442A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01314338A (ja) * | 1988-05-26 | 1989-12-19 | Internatl Business Mach Corp <Ibm> | バツフア装置、透過ラツチ回路、及び位相分割回路 |
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