JPH01101028A - 符号化回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の要約 複数ビットのＣＲＣ符号を並列処理により同時に発生す
るようにした。シフトΦレジスタを用いる方法に比べ、
符号ディジットと情報デイジッドの対応が明確になる。

スイッチが不要である。という特徴がある。

発明の背景 技術分野 この発明は、伝送誤りを検出するためのＣＲＣ（Ｃｙｃ
ｌｉｃ　Ｒｅｄｕｎｄａｎｃｙ　Ｃｈｅｃｋ）方式を利
用した送受信システムにおいて、送受信される情報ディ
ジットからチエツクのためのＣＲＣ符号デイ・ジットを
生成する符号化回路、とくに情報ディジットのビット数
が比較的少ないために、ＣＰＵによる演算を行なうより
もむしろハード回路で構成する方が好ましいシステムに
おいて用１られる符号化回路に関する。

従来技術とその問題点 一般に情報は２進数の列であるからこれを多項式で表わ
すことができる。これを情報多項式Ｐ　（ｘ）とする。

生成多項式をＧ（ｘ）、その次数をｍとして、ｘＰ（ｘ
）をＧ　（ｘ）で割った剰余Ｒ（ｘ）の各係数がＣＲＣ
符号であり、これを発生する回路が符号化回路である。

送信側では符号化回路でＣＲＣ符号を発生し。

このＣＲＣ符号・ディジットを情報多項式Ｐ　（ｘ）の
係数である情報ディジットに付加して伝送する。

受信側では、受信した情報ディジットを係数とする情報
多項式Ｐ　（ｘ）と上記と同じ生成多項式〇　（ｘ）を
用いて上記のやり方で剰余Ｒ（ｘ）の係数を求める。そ
して、この係数と受信したＣＲＣ符号ディジットとを比
較し、一致すれば情報が正しく受信されたと判断し、不
一致であれば伝送エラー発生と判断する。これがＣＲＣ
チエツク方式ＣＲＣ符号の符号化回路として「情報理論
」。

電子通信学会編、コロナ社、９２０７図７．７および図
７．８に示されたものが知られている。これらの符号化
回路を第２図および第３図に示す。これらの図において
、ＣＬＫはクロック発生回路、　　ＳＲはシフト争レジ
スタ、Ｐ／Ｓはパラレル／シリアル（並列／直列）変換
回路を示し、入力は４ビツトの情報ディジットａ　　、
ａ　　、ａ　　、ａｏであ３２す る。生成多項式をＧ　（Ｘ）　−ｘ　３＋　Ｘ　＋１と
する。

第２図に示す回路では次の順序で出力が出てくる。

ａ３＋ａ１ ａ３＋ａ２＋ａ０ ａ２　＋ａｌ ａ　ｔ　＋　ａ　。

Ｑ（ｘ）＝ａ　　ｘ　　＋ａ２ｘ　　＋（ａ３＋ａｌ）
ｘ　　＋　（ａ　ａ　＋　ａ　２　＋　ａ　ｏ　）　ｘ
　　＋　（ａ　２　＋　ａ　ｔ　）ｘ２＋　（ａ　　＋
ａ　　）　　ｘ＋ａはＧ　（ｘ）で割りきれるから確か
に符号化されているが、上記出力と情報ディジットの対
応が明確でなく分りにくいという聞届がある。

第３図に示す回路において１回路Ｐ／Ｓはクロックごと
に、情報ディジットａ　　、ａ　　、ａ　　。

ａｏをこの順序で出力する。最後の情報ディジットａｏ
を出力し終ったところで、スイッチＳ１を上側に接続し
、スイッチＳ２を開くという操作が必要である。この回
路はスイッチＳ　、Ｓ　が必要であるとともにその操作
が要求されるという欠点がある。

発明の概要 発明の目的 この発明は、スイッチを用いずに、しかもＣＲＣ符号デ
ィジットと情報ディジットの対応が明確な符号化回路を
提供することを目的とする。

発明の構成と効果 この発明による符号化回路は、ｙＩ数ビットの情報ディ
ジットをパラレル（並列）に入力し、かつ複数ビットの
ＣＲＣ符号ディジットをパラレル（並列）に出力するＥ
ｘ−ＯＲ（排他的論理和）回路の組合せから構成されて
いることを特徴とする。

送信側においては、上記符号化回路で発生したＣＲＣ符
号ディジットと情報ディジットとをパラレルに合わせ、
パラレル／シリアル変換して伝送する。

受信側における誤りチエツクは、受信した各ディジット
をシリアル／パラレル変換し、そのうちの情報ディジッ
トを上記符号化回路に与えてＣＲＣ符号ディジットを生
成する。この生成したＣＲＣ符号ディジットと受信しか
つシリアル／パラレル変換されたＣＲＣ符号ディジット
を比較する。すべてのＣＲＣ符号ディジットが一致すれ
ば誤りなしと判断し、１デイジツトでも不一致のものか
あれば伝送誤り発生と判断する。

この発明によると、複数ビットのＣＲＣ符号ディジット
、すなわち上記剰余Ｒ（ｘ）の各係数を、Ｅｘ−ＯＲゲ
ートを用いて瞬時にかつ同時に発生するようにしている
。したがって従来のようなスイッチが不要となるととも
に、符号ディジットと情報ディジットの対応が明確にな
る。

実施例の説明 第１図はこの発明の実施例を示している。

送信側において伝送すべき情報ディジットを４ビツト（
ａ　　、ａ　　、ａ　　、ａ　　）とし、これら３　　
２　　　ｌ　　　Ｏ がパラレルに符号化回路ｌＯに与えられている。

符号化回路１０は、これらの情報ディジット８３〜８ｇ
のうちの２つを入力とするＥｘ−ＯＲゲート（回路）　
１１．１２．１３と、これらのＥｘ−ＯＲ回路１１−１
３の出力および情報ディジットａ　　、ａ　　のＯ うちの１つを入力とするＥｘ−ＯＲゲート１４゜１５、
１６とから構成され、Ｅｘ−ＯＲゲート１４゜１５、１
６からＣＲＣ符号ディジットＣ、Ｃｔ＋Ｃｏが出力され
る。

情報多項式Ｐ　（Ｘ）は Ｐ（ｘ）＝ａ３ｘ　　＋ａ２ｘ　　十ａｌｘ＋ａ。

とおける。生成多項式Ｇ　（ｘ）を Ｇ（ｘ）−ｘ３＋ｘ＋　１ とする。Ｇ　（ｘ）は３次であるから、剰余Ｒ（ｘ）は
ｘ３Ｐ（ｘ）をＧ　（ｘ）で割った余りである。

ｘ３Ｐ（ｘ） −Ｇ　（ｘ）　　・ｌ　（ａ　１　＋　ａ　２　＋　ａ
　ａ　）　ｘ　　＋　（ａ　ｏ　＋ａ　　＋ａ　　）ｘ
＋　（ａ　　＋ａ２＋ａ３））であるから Ｒ（Ｘ）−（ａ１＋ａ２＋ａ３）ｘ　　＋　（ａｏ　＋
ａ　　＋ａ　　）ｘ＋　（ａ　　＋ａ２＋ａ３）＝ｃ　
　ｘ２＋ｃ　　ｘ＋。

となる。Ｅｘ−ＯＲゲートｔｔ−ｉ６の組合せによって
、上記の剰余Ｒ（ｘ）の各係数Ｃ２＊　　Ｃｒ　　ｃ。

が発生することが理解できよう。

情報ディジットａ　””ａｏと上記のＣＲＣ符号ディジ
ットＣＷＣｏとはパラレル信号としてパラレル／シリア
ル変換回路Ｐ／Ｓに与えられる。

この回路Ｐ／Ｓからは、クロック発生回路ＣＬＫから出
力されるクロックごとに、ａ、ａ２゜ａ　、ａ　、Ｃ■
（ａ　＋ａ２＋ａ３）、０１■（ａ　ｏ　＋　ａ　ｔ　
＋　ａ　２　）　、Ｃａ−（ａ　ｏ　＋　８２　＋ａ　
ａ　）がこの順序で出力され伝送される。したがって情
報ディジットとＣＲＣ符号ディジットの対応をとりやす
く、従来例のようなスイッチＳｌ、Ｓ２が不要となって
いる。

受信側においては、シリアル信号として受信した情報デ
ィジットとＣＲＣ符号ディジットがシリアル／パラレル
変換回路Ｓ／Ｐでパラレル信号に変換される。このうち
の情報ディジット８３〜ａＯは、上記と同じ符号化回路
１０に与えられ。

ＣＲＣ符号ディジットｃ　　’、ｃ　　’、ｃｏ’が生
成される。この生成されたディジットｃ２°。

ｃ　　’、ｃ　　’が、受信しかつシリアル／パラレＯ ル変換されたＣＲＣ符号ディジットＣ、Ｃ。

ｃｏとそれぞれ一致回路２１．２２．２３において比較
される。Ｃ°とｃ、ｃｌ’とｃ、ｃ’と２　　　　　２
　　　　　　　　　　　　ｌ　　　　　０Ｃｏがそれぞ
れ一致すればすべての一致回路２１〜２３からＨレベル
の一致信号が出力され、これらがＡＮＤ回路２４に入力
してＡＮＤ回路２４からＨレベルのゲート制御信号が出
力される。回路Ｓ／Ｐでパラレル信号に変換された情報
ディジットａ３〜ａＯはまたゲート口路２５に入力して
いるので。

上記のＨレベルのゲート信号がこの回路２５に与えられ
ると、情報ディジットａ３〜ａＯはこのゲート回路２５
を通過して出力される（伝送エラーなし）。Ｃ°とｃ、
ｃｌ’とｃ　　、ｃ　　’と２　　２　　　　　　ｌ　
　Ｏ Ｃｏのうちのいずれか１つでも一致しなければ。

一致しないディジットの一致信号はＬレベルとなり、Ａ
ＮＤ回路２４の出力ゲート信号もＬレベルとなるので、
情報ディジットａ　　−ａｏはゲート２５を通過しない
（伝送エラーあり）。

この発明は、４ビツトの情報ディジットのみならずそれ
以下および以上のビット、たとえば８ビツト、　　１６
ビツト、３２ビツトの情報ディジットにも適用可能であ
り、また生成多項式Ｇ　（ｘ）も上記の例のものに限ら
れないのはいうまでもない。

【図面の簡単な説明】

第１図はこの発明の実施例を示す回路図である。 第２図および第３図は従来例を示す回路図である。 ｌＯ・・・符号化回路。 １１＝　１６−　Ｅ　ｘ　−ＯＲゲート（回路）。 以　　上

Claims (1)

【特許請求の範囲】
1. 複数ビットの情報ディジットを並列に入力し、複数ビッ
   トのＣＲＣ符号ディジットを並列に出力するＥｘ−ＯＲ
   回路の組合せから構成される符号化回路。