JP2798328B2

JP2798328B2 - 多数決判定回路

Info

Publication number: JP2798328B2
Application number: JP4226319A
Authority: JP
Inventors: 昌宏前田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-08-26
Filing date: 1992-08-26
Publication date: 1998-09-17
Anticipated expiration: 2013-09-17
Also published as: JPH0677815A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、多数決判定回路に関
し、特に、デジタル伝送における伝送系の符号誤りを考
慮するための多数決判定回路に関する。

【０００２】デジタル伝送においては、状態遷移を伝送
路での符号誤りを考慮して判定する必要がある。

【０００３】

【従来の技術】デジタル伝送の同期端局装置において
は、受信データの中の所定の複数ビットから状態を判定
している。この場合、伝送路での符号誤りを考慮して、
多数決判定を行なっている。

【０００４】図１３は従来の同期端局装置における多数
決判定回路を示す。この回路は、受信データ中の所定の
５ビットＩＮ１乃至ＩＮ５の中の３ビット以上が“Ｈ”
（ハイレベル信号）であることを検出する回路である。

【０００５】５ビット中３ビット以上が“Ｈ”である組
合せは₅Ｃ₃＝１０通りである。そこで、この１０通り
について全てデコードするため、３入力ＮＡＮＤゲート
Ｇ１００を１０個設け、各々に各組合せを入力する。そ
して、更に、１０個のＮＡＮＤゲートＧ１００の出力を
受けるＮＡＮＤゲートＧ１０１を設け、その出力を多数
決判定出力としている。

【０００６】１０個のＮＡＮＤゲートＧ１００のいずれ
か１つ（又は２以上）において、その３つの入力が全て
“Ｈ”であると、その出力は“Ｌ”となる。従って、Ｎ
ＡＮＤゲートＧ１０１の出力は“Ｈ”となる。即ち、５
ビット中のいずれかの３ビットが“Ｈ”であることを示
す。

【０００７】１０個のＮＡＮＤゲートＧ１００の全てに
おいて、各々の３つの入力のいずれか１つ（又は２以
上）が“Ｌ”であると、各々の出力は全て“Ｈ”とな
る。従って、ＮＡＮＤゲートＧ１０１の出力は“Ｌ”と
なる。即ち、５ビット中の３ビットが“Ｈ”ではないこ
とを示す。

【０００８】ＮＡＮＤゲートＧ１０１の出力が“Ｈ”で
ある場合、５ビット中の３ビットが“Ｈ”であるという
多数決により、例えば状態Ａとする。逆に、ＮＡＮＤゲ
ートＧ１０１の出力が“Ｌ”である場合、例えば状態Ｂ
とする。

【０００９】

【発明が解決しようとする課題】前述の従来技術によれ
ば、５ビット中３ビット以上が“Ｈ”となる１０通りの
組合せ全てについてデコードする必要がある。このた
め、各組合せに対応してＮＡＮＤゲートを設けなければ
ならず、多数決判定回路の回路規模が大きくなってしま
う。即ち、回路を構成するトランジスタの数が多くなっ
てしまうという問題があった。

【００１０】この傾向は、判定に用いるビット数が多く
なる程、顕著になる。例えば、６ビット中４ビットの多
数決を採る場合は１５通り、７ビット中４ビットの多数
決を採る場合は３５通りの組合せが存在する。このた
め、多数決判定回路の規模が極めて大きくなりトランジ
スタの数が極めて多くなってしまう。

【００１１】また、判定に用いるビット数が多くなると
多数決判定回路の設計の手間が大きくなり、組合せの見
落としや配線のミス等が発生する率も高くなるという問
題があった。

【００１２】本発明は、多数決を採るための組合せを削
減して回路規模を小さくすることが可能な多数決判定回
路を提供することを目的とする。

【００１３】

【課題を解決するための手段】図１は本発明の原理構成
図であり、本発明による多数決判定回路を示す。多数決
判定回路は、多数決判定対象である複数のビット（Ｎビ
ット）のうち所定の数以上のビット（ｎビット以上）が
所定のレベルであることを検出することにより当該複数
のビットについての多数決判定を行なうものであって、
組合せ削減部１と多数決組合せ部２とからなる。

【００１４】組合せ削減部１は、多数決組合せ部２の前
段に設けられ、前記複数のビットを各々が１又は２以上
のビットからなる複数のグループとし、入力である各ビ
ットＩＮ１乃至ＩＮｉからなるグループ、ＩＮ（ｉ＋
１）乃至ＩＮ（ｉ＋ｊ）からなるグループ、・・・ＩＮ
（Ｎ−ｋ＋１）乃至ＩＮＮからなるグループの各々につ
いてその組合せを削減する組合せ削減回路１０（１０−
ｉ、１０−ｊ、・・・１０−ｋ）を設けてなる。多数決
組合せ部２は前記組合せ削減部１の前記組合せ削減回路
１０の出力について多数決判定を行なう。

【００１５】

【作用】組合せ削減回路１０を設けることにより、その
入力である複数のビットについての組合せを減らすこと
ができる。例えば、組合せ削減回路１０−ｉは、その入
力であるＩＮ１乃至ＩＮｉのｉビットについての組合せ
を削減する。

【００１６】この組合せ削減回路１０を多数決組合せ部
２の前段に設けることにより、多数決組合せ部２での多
数決判定のための組合せの数を減らすことができる。従
って、多数決組合せ部２の回路規模を従来より小さくし
その能動素子即ちトランジスタの数を少なくすることが
できる。判定に用いるビット数が多くなる程、多数決組
合せ部２の回路削減の効果は大きい。また、判定に用い
るビット数が多くなっても、本発明によれば、組合せが
予め削減されているので、多数決組合せ部２の設計の手
間が負担となることは殆どなく、組合せの見落としや配
線ミス等の発生を少なくすることができる。

【００１７】一方、組合せ削減部１を複数の組合せ削減
回路１０で構成することにより、各々の組合せ削減回路
１０自体の回路規模を小さくでき回路構成を簡単なもの
にできる。これにより、組合せ削減部１を設けても、そ
れ以上に多数決組合せ部２の回路規模を小さくできるの
で、全体として回路規模を小さくし構成トランジスタの
数を少なくすることができる。

【００１８】

【実施例】図２乃至図６を用いて組合せ削減回路１０に
ついて説明する。Ｎビット中ｎビット以上が例えば
“Ｈ”であるという多数決判定をする場合、本発明に従
って、多数決判定対象であるＮビットを複数のグループ
に分ける。１つのグループの入力信号はＭビットである
とする。即ち、組合せ削減回路１０への入力は、図２に
示す如く、ＩＮ１乃至ＩＮＭのＭビットである。

【００１９】このＭの値の選択により、組合せ削減回路
１０の出力の数（ビット数）が定まる。即ち、図２に示
す如く、Ｍ＜ｎの場合には出力信号数はＭとなり、Ｍ≧
ｎの場合には出力信号数はｎとなる。

【００２０】また、組合せ削減回路１０の出力信号の出
力条件は、判定状態（“Ｈ”）にある入力が１本以上、
２本以上、・・・Ｍ本以上となる場合と、判定状態
（“Ｈ”）にある入力が１本ある、２本ある、・・・Ｍ
本あるとなる場合とがある。

【００２１】次に、図３及び図５に組合せ削減回路１０
の一例を示す。図４及び図６は、各々、図３及び図５の
組合せ削減回路１１及び１２の真理値表である。図３の
組合せ削減回路１１は２入力ＡＮＤゲートＧ１と２入力
ＯＲゲートＧ２とからなる。即ち、Ｍ＝２である。な
お、Ｎ＝５、ｎ＝３であるとする。従って、Ｍ＜ｎであ
るから、出力数は「２」となる。

【００２２】２つの入力信号ＩＡ，ＩＢは２値信号であ
るから、その組合せは図４の真理値表に示す如く４通り
存在する。この４通りの組合せのうち（ＩＡ，ＩＢ）＝
（Ｌ，Ｈ）と（ＩＡ，ＩＢ）＝（Ｈ，Ｌ）とは、“Ｈ”
がｎ＝３以上あるか否かという多数決判定の観点からは
全く同一の意味しか持たない（“Ｈ”が１個であるとい
う意味で同一である）。多数決判定では、どの信号が
“Ｈ”であるかは問題でなく、“Ｈ”の数のみが問題と
なる。

【００２３】そこで、この“Ｈ”の数が同一である２つ
の組合せを、１つの組合せとし、同一の組合せを２つ作
るようにする。これにより、図４に示す如く、（ＩＡ，
ＩＢ）＝（Ｌ，Ｈ）と（ＩＡ，ＩＢ）＝（Ｈ，Ｌ）とい
う２つの組合せは、（ＯＡ，ＯＢ）＝（Ｌ，Ｈ）という
１つの組合せに変換される。即ち、ゲートＧ１及びＧ２
からなる組合せ削減回路１１は、このような組合せの変
更をする変換回路である。

【００２４】（ＯＡ，ＯＢ）＝（Ｌ，Ｈ）という１つの
組合せが２つ出力されるが、これらは同一であるから、
その一方は組合せとしては考慮しなくてよい。従って、
入力ＩＡ，ＩＢには４通りの組合せがあったが、出力Ｏ
Ａ，ＯＢには３通りの組合せしかない。これにより、組
合せが削減されている。これは多数決組合せ部２におけ
るゲート数の削減に寄与する。

【００２５】この組合せ削減回路１１の出力条件は以下
のとおりである。出力ＯＢが“Ｈ”である場合（２通り
ある）には、入力ＩＡ，ＩＢのうち１つ又は２つが
“Ｈ”である。即ち、入力信号が判定状態（“Ｈ”）に
ある数が１つ以上である。出力ＯＡが“Ｈ”である場合
（１通りある）には、入力ＩＡ，ＩＢが共に“Ｈ”であ
る。即ち、入力信号が判定状態にある数が２つ以上であ
る。

【００２６】このことから、多数決組合せ部２において
出力ＯＡを受けるゲートは、他の入力信号が１つでも
“Ｈ”であれば、３つ以上“Ｈ”が存在することを検出
して出力する。これは多数決組合せ部２を構成するゲー
トの入力数の削減、即ち当該ゲートを構成するトランジ
スタ数の削減に寄与する。

【００２７】図５の組合せ削減回路１２は２入力ＡＮＤ
ゲートＧ３と２入力排他的ＯＲゲートＧ４とからなる。
他は図３と同様である。この場合も、前述の場合と同様
に、（ＩＡ，ＩＢ）＝（Ｌ，Ｈ）と（ＩＡ，ＩＢ）＝
（Ｈ，Ｌ）という２つの組合せを、（ＯＡ，ＯＢ）＝
（Ｌ，Ｈ）という１つの組合せに変換することにより、
図６に示す如く、４通りの組合せを３通りに削減してい
る。

【００２８】なお、図５の例では（ＩＡ，ＩＢ）＝
（Ｈ，Ｈ）の組合せが（ＯＡ，ＯＢ）＝（Ｈ，Ｌ）に変
換されている点が図３の例と異なる。従って、この組合
せ削減回路１２の出力条件は以下のとおりである。出力
ＯＢが“Ｈ”である場合（１通りある）には、入力Ｉ
Ａ，ＩＢのうち一方のみが“Ｈ”である。即ち、入力信
号が判定状態にある数は１つである。出力ＯＡが“Ｈ”
である場合（１通りある）には、入力ＩＡ，ＩＢが共に
“Ｈ”である。即ち、入力信号が判定状態にある数は２
つである。

【００２９】図７、図９、図１１は、本発明により回路
規模を小さくした多数決判定回路について示す。図８、
図１０、図１２は、各々、図７、図９、図１１の多数決
判定回路における組合せ数を示す。

【００３０】なお、図７、図９、図１１の多数決判定回
路は、図１３との比較のために、図１３と同一の５ビッ
ト（ＩＮ１乃至ＩＮ５）中３ビット以上が“Ｈ”である
ことを検出する回路である。

【００３１】図７の多数決判定回路は、図３の組合せ削
減回路１１を用いた例であり、組合せ削減回路１３及び
２つの組合せ削減回路１１からなる組合せ削減部１と、
３入力ＯＲゲートＧ５、２入力ＮＡＮＤゲートＧ６及び
Ｇ８、３入力ＮＡＮＤゲートＧ７及びＧ９からなる多数
決組合せ部２とを備える。

【００３２】なお、１ビット（入力ＩＮ５）のみからな
るグループに対応する組合せ削減回路１３は、図７から
判るように、実質的には存在しない（設けられない）。
即ち、入力ＩＮ５と出力Ｅとは等しく、組合せの削減は
行なわない。従って、実際には、組合せ削減回路１０は
２ビット以上の入力信号のグループの各々について設け
られ、多数決組合せ部２は１ビットからなるグループの
出力（組合せ削減回路１３の出力Ｅ）と他の組合せ削減
回路１０（１１）の出力とについて多数決判定を行な
う。

【００３３】図７の多数決判定回路は、図１３の如く各
組合せに対応するゲートを設けるのではなく、入力信号
をＩＮ１とＩＮ２、ＩＮ３とＩＮ４、ＩＮ５のみの３つ
のグループに分け、最初の２つのグループに対応して図
３の組合せ削減回路１１を設けている。

【００３４】２つの組合せ削減回路１１の出力を図７に
示す如くＡ乃至Ｄとし、組合せ削減回路１３の出力をＥ
とする場合、その各組合せは図８に示す如くになる。な
お、図８には、説明のために、従来の（即ち図１３の場
合の）組合せも示している。

【００３５】図８において、従来の組合せ及びが本
発明の１つの組合せ（同一の組合せが２つある）とさ
れる。即ち、組合せが削減されている。これは、（ＩＮ
３，ＩＮ４）＝（Ｈ，Ｌ）と（ＩＮ３，ＩＮ４）＝
（Ｌ，Ｈ）とを、対応する組合せ削減回路１１により同
一の組合せに変換することにより実現される。この組合
せの削減により、この組合せを検出するためのゲートを
削減できる。

【００３６】同様に、従来の組合せ及びが、対応す
る組合せ削減回路１１により、本発明の１つの組合せ
（同一の組合せが２つある）とされ、ゲート数の削減を
可能としている。

【００３７】従来の組合せが本発明の組合せとされ
る。本発明の組合せはゲートＧ８により検出される。
組合せ削減回路１１の出力Ｂが“Ｈ”である時、前述の
如く、（出力Ａも“Ｈ”であるので）判定状態“Ｈ”で
ある入力信号は２ビット以上存在する。従って、出力Ｂ
の“Ｈ”に加えて他の１ビット、ここでは入力ＩＮ５
（出力Ｅ）が“Ｈ”であれば、３ビット以上が“Ｈ”で
ある。そこで、ゲートＧ８は出力Ｂと出力Ｅとの２つの
みを調べるだけで、多数決判定が可能となる。これによ
り、ゲートＧ８を３入力ではなく２入力とすることがで
き、ゲートを構成するトランジスタ数を削減できる。

【００３８】同様に、従来の組合せ（１０）が本発明の
組合せとされ、ゲートＧ６により検出され、トランジ
スタ数の削減を可能としている。従来の組合せ乃至
が本発明の組合せ（同一の組合せが４つある）とされ
る。即ち、組合せが削減されている。これは、本発明に
より、（ＩＮ１，ＩＮ２）＝（Ｈ，Ｌ）と（ＩＮ１，Ｉ
Ｎ２）＝（Ｌ，Ｈ）とを同一と考え、（ＩＮ３，ＩＮ
４）＝（Ｈ，Ｌ）と（ＩＮ３，ＩＮ４）＝（Ｌ，Ｈ）と
を同一と考えた場合、これらの４通りの従来の組合せ
は、１つの組合せに変換できることによる。これによ
り、ゲート数を削減できる。

【００３９】なお、本発明は、ここに述べたゲート数の
削減とトランジスタ数の削減による各々の効果に加え、
これらの相乗的な作用により十分な効果を発揮するもの
である。

【００４０】例えば、図１３と図７とを比較すると、ゲ
ート数は１０個から９個に減っている。また、両図にお
いて各ゲートをＣＭＯＳ正論理で構成したとすると、そ
のトランジスタ数は８０個から５２個に減る。

【００４１】更に、ＣＭＯＳゲートアレイＬＳＩ上で当
該多数決判定回路を構成することを考えた場合、基本セ
ルがそれ１個で２入力ＣＭＯＳＮＡＮＤゲートを構成し
得るものであるとすると、基本セルの数は２５個から１
６個（又は３０個から１７個）に減る。また、同様に、
基本セルがそれ１個で３入力ＣＭＯＳＮＡＮＤゲートを
構成し得るものであるとすると、基本セルの数は１４個
から１０個に減る。なお、図７のゲートＧ９の出力のド
ライバビリティの向上は考えない。更に、ゲートアレイ
ＬＳＩがいわゆるシー・オブ・ゲート（ゲートしきつめ
型）方式である場合、図１３の構成によると配線の疎密
の差が大きいので、配線のレイアウトが難しくなり、ま
た、配線チャネルの確保のために未使用ゲートが生ず
る。これに対し、図７の構成によると配線密度が平均し
ているので、配線のレイアウトが容易で、未使用ゲート
も生じない。

【００４２】図９の多数決判定回路は、図５の組合せ削
減回路１２を用いた例であり、組合せ削減回路１３及び
２つの組合せ削減回路１２からなる組合せ削減部１と、
２入力ＯＲゲートＧ１０及びＧ１１、２入力ＮＡＮＤゲ
ートＧ１２，Ｇ１４及びＧ１５、３入力ＮＡＮＤゲート
Ｇ１３、４入力ＮＡＮＤゲートＧ１６からなる多数決組
合せ部２とを備える。

【００４３】２つの組合せ削減回路１２の出力を図９に
示す如くＡ乃至Ｄとし、組合せ削減回路１３の出力をＥ
とする場合、その各組合せは図１０に示す如くになる。
なお、図１０には、説明のために、従来の（即ち図１３
の場合の）組合せも示している。

【００４４】図１０における従来の組合せと本発明の組
合せとの関係は図８の場合と同様である。これにより、
トランジスタ数を削減して回路規模を縮小している。な
お、多数決組合せ部２は、組合せ削減回路１２の出力条
件に従って、図示の如く構成される。

【００４５】図１１の多数決判定回路は、組合せ削減回
路１１の他に新たな組合せ削減回路１４を用いた例であ
り、これら２つの組合せ削減回路１１及び１４からなる
組合せ削減部１と、２入力ＮＡＮＤゲートＧ１７及びＧ
１８、３入力ＮＡＮＤゲートＧ１９からなる多数決組合
せ部２とを備える。

【００４６】なお、組合せ削減回路１４は、入力ＩＮ３
乃至ＩＮ５についての組合せの削減を行なうものであ
り、図２のＭ≧ｎ（Ｍ＝３，ｎ＝３）の例に相当する。
組合せ削減回路１１及び１４の各出力を図１１に示す如
くＡ乃至Ｅとする場合、その組合せは図１２に示す如く
になる。なお、図１２には、説明のために、従来の（即
ち図１３の場合の）組合せも示している。

【００４７】この場合、従来の組合せ，及びが本
発明の組合せとされ、従来の組合せ，，乃至
が本発明の組合せとされ、従来の組合せ（１０）が本
発明の組合せとされる。

【００４８】このような組合せの削減を実現するため
に、出力Ａは入力ＩＮ１及びＩＮ２の中の少なくとも１
ビットが“Ｈ”であることを検出する。出力Ｂは入力Ｉ
Ｎ１及びＩＮ２の双方が“Ｈ”であることを検出する。

【００４９】これに合わせて、出力Ｃは入力ＩＮ３乃至
ＩＮ５のいずれか１ビットが“Ｈ”であることを検出す
る。これは出力Ｂと組み合わされる（組合せ）。出力
Ｄは入力ＩＮ３乃至ＩＮ５のうち少なくとも２ビットが
“Ｈ”であることを検出する。これは出力Ａと組み合わ
される（組合せ）。出力Ｅは入力ＩＮ３乃至ＩＮ５の
いずれもが“Ｈ”であることを検出する（組合せ）。

【００５０】この例によれば、組合せ削減回路１４は多
少複雑となるが、多数決組合せ部２を図示の如く極めて
簡単な構成にできるので、全体としてトランジスタ数を
削減し、回路規模を削減している。

【００５１】以上、本発明を実施例により説明したが、
本発明はその主旨に従い種々変形可能である。例えば、
組合せ削減回路１１乃至１４は、必要に応じて、それら
を２又は３以上組み合わせて用いてもよい。例えば、組
合せ削減回路１２と１４、組合せ削減回路１３と１４、
組合せ削減回路１４と１４を各々組み合わせてもよく、
また、これらの組合せは３以上であってもよい。また、
複数の組合せ削減回路１１等の出力を更に組合せ削減回
路１１等に入力するように、即ち、組合せ削減回路を複
数段に形成してもよい。このような構成は入力信号ＩＮ
の数が多い場合に有効である。

【００５２】

【発明の効果】以上説明したように、本発明によれば、
多数決判定回路において、組合せ削減回路を多数決組合
せ部の前段に設けることにより、予め組合せを削減した
結果について多数決判定のための組合せを実現するだけ
でよいので、多数決組合せ部のトランジスタの数を大幅
に削減してその回路規模を極めて小さくでき、多数決判
定回路全体としても組合せ削減回路を設けたことを考慮
してもなおトランジスタの数を減らしてその回路規模を
小さくすることができる。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】組合せ削減回路説明図である。

【図３】組合せ削減回路の一例を示す図である。

【図４】真理値表を示す図である。

【図５】組合せ削減回路の一例を示す図である。

【図６】真理値表を示す図である。

【図７】実施例説明図である。

【図８】組合せ説明図である。

【図９】実施例説明図である。

【図１０】組合せ説明図である。

【図１１】実施例説明図である。

【図１２】組合せ説明図である。

【図１３】従来技術説明図である。

【符号の説明】

１組合せ削減部２多数決組合せ部１０〜１４組合せ削減回路Ｇ１〜Ｇ１９，Ｇ１００，Ｇ１０１ゲート

Claims

(57)【特許請求の範囲】

【請求項１】多数決判定対象である複数のビットのう
ち所定の数以上のビットが所定のレベルであることを検
出することにより当該複数のビットについての多数決判
定を行なう多数決判定回路において、前記複数のビットを各々が１又は２以上のビットからな
る複数のグループとし、前記グループの各々についてそ
の組合せを削減する組合せ削減回路（１０）をもうけて
なる組合せ削減部（１）と、前記組合せ削減部（１）の前記組合せ削減回路（１０）
の出力について多数決判定を行なう多数決組合せ部
（２）とからなり、前記組合せ削減回路（１０）は、当該組合せ削減回路へ
入力される複数のビットについての組合せのうち同一レ
ベル信号の数が同一である複数の組合せを１つの組合せ
とする回路であることを特徴とする多数決判定回路。