JP2009105938A - ワンホットワードにおけるエラーを検出するための方法及び装置 - Google Patents
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Abstract
【解決手段】本発明の一実施例によれば、複数の入力信号線と、複数のスイッチング素子と、複数の中間信号線と、論理回路とを有する装置が提供される。スイッチング素子は入力信号線に接続される。中間信号線もまたスイッチング素子に接続される。接続は、特定の入力信号線がセットされているとき、スイッチング素子によって特定の入力信号線に接続された全ての中間信号線が所定の論理状態になるよう強制されるような態様である。中間信号線は論理回路への入力であり、論理回路は、複数の入力信号線のうち少なくとも2つがセットされているか否かを示す信号を出力する。
【選択図】図2
Description
論理回路100はまた、NANDゲート156および160に接続されたNORゲート140、144、148、および152も含む。NANDゲート156および160は、ワードD0:D7のすべてのビットがローである場合に限り、NORゲート164からの信号MISS(ミス)出力がハイであるように、NORゲート164に接続される。インバータゲート170は、信号MISSに接続され、かつ信号HIT(ヒット)が、インバータゲート170から出力される。信号HITは、ワードD0:D7の1つまたは複数のビットがハイであれば、ハイである。信号ODDおよびMISSは、NORゲート174への入力である。NORゲート174の出力は、信号EVEN MULTIHIT(偶数マルチヒット)であり、これは、ちょうど2つ、またはちょうど4つ、またはちょうど6つ、または8つすべてのデータビットD0、D1、...、D7がハイであるときに、ハイである。このため、論理回路100は、あるタイプのエラーのあるワンホットワードを検出することができる。しかし、論理回路100は、ワンホットワードD0:D7におけるすべてのエラーを検出することはできない。特に、論理回路100が、ワードD0:D7において奇数の数のビットがセットされる場合にエラーを検出することができない。すなわち、ワードD0:D7のちょうど3つ、またはちょうど5つ、またはちょうど7つのビットが、論理回路100によってワンホットエラーとして検出されない場合である。
(1)本発明のある実施形態により、すべての非ワンホットワード(すなわち、偶数であるか、奇数であるかに係わらずにすべてのマルチヒットならびに適用可能な場合にはミス)の検出が可能である。
(2)本発明のある実施形態は、論理回路100よりも少ない遅延でエラーを検出する目的で、ワンホットワードを処理することができる。特に、論理回路l00では、左側の入力から右側の出力までに7ゲートの遅延がある(ゲート遅延は、本明細書において、XORゲートが2単位の遅延をもたらす一方で、インバータまたはNANDゲートは1単位のゲート遅延をもたらすという典型的な慣習に従ってカウントされる)。一方、本発明のある実施形態は、同じことを行うのに4ゲートほどと少ない遅延を有する。さらに、ゲート遅延の数は、ワンホットワードのサイズ(すなわち、その中にあるビットの数)に主に無関係であるが、これは論理回路100には当てはまらない。
(3)本発明のある実施形態は、論理回路100よりも少ない半導体面積を使用して物理的に実施することができる。
つまりビットの重複しないセット{D0、D1、D4、D5}および{D2、D3、D6、D7}の両方において、それらに接続されたデータビットのうちの少なくとも1つがハイであることを意味する場合、信号MULTIHITはハイである。第3に、NE0およびE0が双方ともローである、つまりビットの重複しないセット{D0、D2、D4、D6}および{D1、D3、D5、D7}の両方において、それらに接続されたデータビットのうちの少なくとも1つがハイであることを意味する場合、信号MULTIHITはハイである。したがって、回路200は、すべての組が異なり、かつ各組のうちの一方がその組の他方と共通部分を持たないように、8つのデータビットD0:D7を3組の値に符号化する。このようにして、D0:D7においていずれか2つまたはそれ以上のビットエラーが
発生すると、3組のうちの少なくとも1組を双方ともローに引っ張るよう保証される。すなわち、D0:D7においてマルチヒットエラーが発生すると、以下のうちの1つまたはそれ以上が引き起こされる。すなわち、(a)NE0およびE0を双方ともローに引っ張る、および/または(b)NE1およびE1を双方ともローに引っ張る、および/または(c)NE2およびE2を双方ともローに引っ張る。論理回路300は、これらの任意の組み合わせを検出する。当業者は、論理回路300と同一機能を実施するために、異なる多くの論理回路を設計しうることを容易に認識するであろう。例えば、周知のゲート転換の結果として、異なるが、論理的に同等な回路になる。
それぞれ連続した2本の入力信号線のセットに交互に接続する、(4)NE0およびE0をそれぞれ、1本おきの入力信号線に接続する。入力信号線の数が2の累乗に満たず、かつ2の累乗の回路構造を利用している場合には、追加の入力信号線を非ホット(例えば、ロー)状態に固定することもできる。あるいは、2を累乗した数ではない入力信号線を直接許容する回路構造を利用してもよい。
複数の入力信号線(D0〜D7)と、
前記入力信号線(D0〜D7)に接続された複数のスイッチング素子(201〜224、401〜416)と、
特定の入力信号線(D0〜D7)がセットされたとき、前記スイッチング素子(201〜224、401〜416)を介して前記特定の入力信号線(D0〜D7)に接続されたすべての中間信号線(E0、NE0、E1、NE1、E2、NE2;E0、NE0、E1、NE1、F0、NF0、F1、NF1)が第1の所定の論理状態になるよう強制されるように、それぞれ前記スイッチング素子(201〜224、401〜416)のいくつかに接続された複数の中間信号線(E0、NE0、E1、NE1、E2、NE2;E0、NE0、E1、NE1、F0、NF0、F1、NF1)と、
前記複数の中間信号線(E0、NE0、E1、NE1、E2、NE2;E0、NE0、E1、NE1、F0、NF0、F1、NF1)を入力として受け入れ、前記複数の入力信号線(D0〜D7)のうち少なくとも2つがセットされているか否かを示す信号を出力する論理回路(300、500)と、
を備えて成る装置。
前記スイッチング素子(201〜224、401〜416)がトランジスタであることを特徴とする、実施態様1に記載の装置。
前記トランジスタはNFETであり、前記入力信号線(D0〜D7)は、ゲート端子において前記NFETに接続され、前記中間信号線(E0、NE0、E1、NE1、E2、NE2;E0、NE0、E1、NE1、F0、NF0、F1、NF1)は、ドレイン端子において前記NFETに接続され、かつ前記NFETは、ソース端子において接地されることを特徴とする、実施態様2に記載の装置。
前記中間信号線(E0、NE0、E1、NE1、E2、NE2;E0、NE0、E1、NE1、F0、NF0、F1、NF1)は、接続された入力信号線(D0〜D7)がセットされていない場合に、第2の所定の論理状態にバイアスされることを特徴とする、実施態様1に記載の装置。
接続された入力信号線(D0〜D7)がセットされていない場合に、前記中間信号線(E0、NE0、E1、NE1、E2、NE2;E0、NE0、E1、NE1、F0、NF0、F1、NF1)を前記第2の所定の論理状態にバイアスする複数のバイアス素子(231〜236、431〜438)をさらに備えて成ることを特徴とする、実施態様4に記載の装置。
前記入力信号線(D0〜D7)は、バイナリハイ状態にあるときにセットされることを特徴とする、実施態様1に記載の装置。
Mビット(D0〜D7)の群において非ワンホット状態を検出するための方法であって、
前記Mビット(D0〜D7)の群におけるワンホット状態がそれぞれ、符号化ビット(E0、NE0、E1、NE1、E2、NE2;E0、NE0、E1、NE1、F0、NF0、F1、NF1)の群において一意の状態を生成するように、前記Mビット(D0〜D7)の群を少なくとも2log2M符号化ビット(E0、NE0、E1、NE1、E2、NE2;E0、NE0、E1、NE1、F0、NF0、F1、NF1)の群に符号化するステップと、
前記符号化ビット(E0、NE0、E1、NE1、E2、NE2;E0、NE0、E1、NE1、F0、NF0、F1、NF1)に基づいて、前記Mビット(D0〜D7)の群が非ワンホット状態にあるか否かを決定するステップと、
を備えて成る方法。
前記Mは2の累乗であることを特徴とする、実施態様7に記載の方法。
少なくとも2log2M符号化ビット(E0、NE0、E1、NE1、E2、NE2;E0、NE0、E1、NE1、F0、NF0、F1、NF1)の前記群が、それぞれが少なくともlog2M符号化ビットを有する2つの群からなることを特徴とする、実施態様7に記載の方法。
少なくとも2log2M符号化ビット(E0、NE0、E1、NE1、E2、NE2;E0、NE0、E1、NE1、F0、NF0、F1、NF1)の前記群が、符号化ビットの組からなり、符号化ビットの各組について、各組それぞれの一方の符号化ビットが、Mビットの各半分に基づいており、かつ各組それぞれの他方の符号化ビットが、Mビットの他方の各半分に基づいていることを特徴とする、実施態様9に記載の方法。
201〜224、401〜416:スイッチング素子
E0、NE0、E1、NE1、E2、NE2;E0、NE0、E1、NE1、F
0、NF0、F1、NF1:中間信号線、符号化ビット
231〜236、431〜438:バイアス素子
300、500:論理回路
Claims (3)
- Mビットの群において非ワンホット状態を検出するための回路であって、
前記Mビットの群を、少なくとも2log2M符号化ビットの群に、前記Mビットの群における各ワンホット状態が前記符号化ビットの群において一意の状態を生成するように、符号化する回路と、
前記符号化ビットに基づいて、前記Mビットの群が非ワンホット状態にあるか否かを決定する回路と、
を備え、さらに、
前記Mが2の累乗でない場合に、前記MビットをL個の非ホットビットで増大してM+Lビット(ここで、M+Lは2の累乗である)の群を形成するための回路と、
前記Mビットの群の代わりに前記M+Lビットの増大された群を用いて、前記符号化を実行するための回路と、
を備えている、Mビットの群において非ワンホット状態を検出するための回路。 - 共通部分のない2つの部分集合G1およびG2に分割された2Mビットの群DDにおいて、
前記Mビットの群である前記G1に対し、前記符号化および前記決定を実行する第1の回路と、
前記Mビットの群である前記G2に対し、前記符号化および前記決定を実行する第2の回路と、
前記第1および第2の回路による決定の結果に基づいて、前記ビットの群DDが非ワンホット状態にあるか否かを決定する第3の回路と、
を備えている、請求項1に記載の、Mビットの群において非ワンホット状態を検出するための回路。 - ビットの群におけるワンホットエラーを検出するための回路であって、
共通部分のない2つの部分集合S0およびNS0に、D=S0∪NS0となるように分割されたビットの群Dに対し、
(a)S0におけるビットのいずれかがホットであるか否かを決定し、
(b)NS0におけるビットのいずれかがホットであるか否かを決定する、
第1の回路と、
共通部分のない2つの部分集合S1およびNS1に、D=S1∪NS1で且つS0、NS0、S1、およびNS1のどれもが同じでないようにして、分割された前記群Dに対し、
(c)S1におけるビットのいずれかがホットであるか否かを決定し、
(d)NS1におけるビットのいずれかがホットであるか否かを決定する、
第2の回路と、
共通部分のない2つの部分集合S2およびNS2に、D=S2∪NS2で且つS0、NS0、S1、NS1、S2、およびNS2のどれもが同じでないようにして、分割された前記群Dに対し、
(e)S2におけるビットのいずれかがホットであるか否かを決定し、
(f)NS2におけるビットのいずれかがホットであるか否かを決定する、
第3の回路と、
前記第1、第2、および第3の回路による決定の結果に基づいて、前記群Dがエラーを含んでいるか否かを決定する第4の回路と、
を備え、前記第4の回路は、
(1)前記(a)および(b)における決定の結果が両方とも肯定である、
(2)前記(c)および(d)における決定の結果が両方とも肯定である、
(3)前記(e)および(f)における決定の結果が両方とも肯定である、
の3つの状態のうちのいずれか1つが真であるか否かを決定し、いずれか1つが真である場合には、前記群Dがエラーを含んでいると決定するよう動作する、ビットの群におけるワンホットエラーを検出するための回路。
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