JP2617455B2 - 符号化装置 - Google Patents

Description

【発明の詳細な説明】 （発明が属する技術分野） 本発明は、データ転送および記憶回路に関し、特にエ
ラーの減少のためデータを符号化する符号化および復号
回路に関する。

（従来の技術およびその問題点） 信頼性の高いデータ処理システムにおいては、システ
ムの諸装置間に転送されたデータ、あるいはシステムの
各メモリーに格納されたデータを調べて、転送中もしく
は格納操作の間に生じたかも知れないエラーを検出する
回路を備えることが必要である。エラーの検出および訂
正は、データの転送または格納が高い速度で行なわれる
システムにおいては特に必要であるが、これはこのよう
なシステムがノイズその他の誤つた信号により擾乱を比
較的受け易いためである。

従つて、メモリーに格納されるデータおよびデータ処
理回路間に転送されるデータを保護するために多くの従
来技術の装置が開発されてきた。これらのシステムの最
も簡単なものは、データの「パリテイ」を計算するもの
である。一般に、データのパリテイは、データ・ワード
中の論理値「１」の数と関連している。偶数の１におけ
るデータ・ワードは「偶数」パリテイを有すると言い、
奇数の１を有するデータ・ワードは「奇数」パリテイを
有すると言う。データ・ワードのパリテイを表わすパリ
テイ・ビツト（通常、パリテイ・ビツトは、もしパリテ
イが偶数ならば論理値「０」、もしパリテイが奇数なら
ば論理値「１」となる）は、データ・ビツトから計算さ
れ、データの転送または格納に先立つてデータ・ワード
に付加される。

データがメモリーから検索されるかあるいは転送チヤ
ネル上で受取られた後、パリテイは再び受取られたデー
タ・ビツトから計算され、検索されあるいは受取られた
パリテイ・ビツトと比較される。もしこの２つが等しく
なければ、エラーが生じたものとされて、データの再転
送あるいは再検索を行なうことができる。この簡単なシ
ステムにおける問題は、どのデータ・ビツト（単数また
は複数）でエラーが生じたかを表示することができず、
従つて誤りのあるビツト（単数または複数）ではなくデ
ータ・ビツト全体を再び転送しなければならなくなる。
従つて、システムは遅くなる。

特定のビツトにおけるエラーを検出することができ、
あるいはある場合には再転送を必要とすることなくエラ
ーの訂正が可能な他の更に複雑なシステムが開発されて
きた。これらの保護装置は、一般に、データに対してデ
ータ・ビツトの値から計算される多重ビツトのパリテイ
・コード・ワードを付加することにより動作する。パリ
テイ・コード・ワード・ビツトを計算する１つの一般的
な方法は、選択されたビツト位置におけるデータの値を
排他的にORしてパリテイ・コード・ワードの１ビツトを
生じることである。このため、１つのパリテイ・コード
・ワード・ビツトの値は、選択されたデータ・ビツトの
位置のパリテイ（論理値「１」の数）となる。次いで、
データおよび付加されたパリテイ・コード・ワードの双
方が格納され転送される。

データが転送チヤネル上で受取られるか、あるいはメ
モリーから検索された後、コード・ワード・ビツトは再
び検索されたデータ・ビツトから計算され、検索された
コード・ワード・ビツトに対して比較される。この比較
を行なうためには、再び計算されたコード・ワード・ビ
ツトおよび検索されたコード・ワード・ビツトが「シン
ドローム（syndromes）と呼ばれる予め定めた組合せに
おいて組合される。このシンドロームの値は次に復号
（予め定めたパターンと比較）されてエラーが生じたか
どうかを検出する。あるシステムにおいては、このシン
ドロームは更に処理されてエラー訂正情報を生じ、この
情報は次いで誤つたデータ・ビツトの訂正に用いられ
る。

唯１つのデータ・ビツトに影響を与えるエラーの検出
および訂正の両方が可能な多くの従来技術のエラー検出
および訂正法が改められてきた。これらの手法は、ある
特定の手法が用いられるアプリケーシヨンに応じて、色
々な程度の成功を収めてきた。例えば、単一のエラーの
検出が可能なエラー検出法が１ビツト巾の記憶素子で構
成されるランダム・アクセス・メモリーにより用いられ
る時、このような状況において生じる誤りの圧倒的多数
が単一ビツトのエラーであるため、高度の保護が達成さ
れる。しかし、多重ビツトの記憶素子が用いられる異な
る構成において同じ手法が用いられる時は、達成される
保護の程度は著しく低下するが、これは同時の多重エラ
ーの確率が増大するためである。

二重エラーまたは多数の同時エラーの検出または訂正
が可能な従来技術の手法もまた利用可能である。しか
し、１つ以上のエラーの訂正にシンドロームを使用する
ことは複雑な回路を必要とする。その結果、シンドロー
ムの生成に必要な計算は長いものとなり、複雑かつ高価
な回路を必要とする。従つて、比較的簡単であり少なく
とも多数の同時エラーの検出が可能であるエラー訂正構
成に対する需要が存在する。

高信頼性システムにおいては、エラー訂正コードを生
じかつ検索され符号化された情報における検出エラーを
訂正するため必要な符号化兼復号回路自体が障害を蒙む
る故に、別の問題が生じる。エラーを訂正するエンコー
ダおよびデコーダは一般にこれらが保護するメモリーよ
りも信頼性が大きいと考えられるが、これらは通常保護
されるメモリーよりも信頼性がかなり低い。即ち、メモ
リーがデコーダによつて検出できないエラーを生じる確
率は、一般にデコーダそれ自体が故障する確率より小さ
な程度である。検出エラーを訂正する故障した符号化／
復号システムがコーデイングと思われるデータを明らか
に改変し得、またこれによりエラーを取除く代りにデー
タに取込み得るため、検出できないエラーを生じる従来
技術のシステムは高信頼性のデータ処理システムにおい
ては受入れることができない。

エンコーダ／デコーダが検出できないエラーを含むデ
ータを生じるように障害を生じ得ないことを保証するた
め、この素子がフエイルセーフと自己検査の両方を備え
ることが必要である。フエイルセーフであるためには、
回路はそれ自体検出できないエラーを生じてはならな
い。即ち、もし故障の結果、フエイルセーフ回路が同時
に１つ以上のデータ・ビツトを改変するならば、この事
実は誤りデータの受取り側からは明らかとなろう。自己
検査を行なう回路は、もしこれが故障の素子を含むなら
ばこの故障が顕われるように通常の使用においてそのデ
ータ経路の全てを働かせなければならない。高信頼性シ
ステムにおいては、データ検出／訂正回路はフエイルセ
ーフと自己検査の両面を備えることが必要である。

（問題を解決する手段） エンコーダ・デコーダ回路が２つの同じ半部において
構成される本発明の一実施例において、上記の目的は達
成されかつ上記の諸問題は解決される。回路の各半分
は、全てのデータ情報の半分を受取り、この情報におけ
るエラーを検出してデータ中の単一ビツト・エラーを訂
正する。この回路の半部は、訂正されたビツト出力およ
びデータが妥当であるかどうかを示す信号を生じる。

特に、回路の各半部は、これが入手し得るデータが生
じるパリテイ・コード信号および他のデコーダの半部か
ら受取つたパリテイ・コード信号に基いて「半分のシン
ドローム」を生じる。エラー訂正アルゴリズムおよび回
路の構成は、そのパリテイ・コード信号をエラー状態に
させるいずれか一方の回路の半部における故障が半部の
シンドロームをあるパターンに強制することができない
ように選択され、この状態が更にデータが妥当でないこ
とを信号することもなく誤りデータの修正を生じる。

更に、各回路の半部において用いられたパリテイ検査
コードは単一エラーを検出する。即ち、どの単一ビツト
・エラーも一義的な組をなすシンドローム即ちパリテイ
検査の関係を生じる。特定の各エラーに対するシンドロ
ームに対するシンドロームは、別の単一ビツト・エラー
から結果として生じるシンドロームとは異なつているた
め、シンドロームはエラー訂正情報を生じるため用いる
ことができる。

更に、もし各データ・ワードが一方の半部が各バイト
の最下位ビツトを含み他の半部が各バイトの最上位ビツ
トを含む２つの半部に置かれるならば、本発明のパリテ
イ検査コードの関係は、最下位および最上位のデータ・
ワードの半部に関して対称を呈する。このパリテイ検査
コードはまた、多くの８ビツトの位置により相互に分け
られたデータ・ビツトに影響を及ぼす全ての多重エラー
を検出する。これら２つの事実により、パリテイ検査関
係を生成して復号する回路は２つの同じ半部に分けるこ
とができ、各半回路がパリテイ検査の関係の半部を生じ
てその復号を行なう。更に、符合化および復号プロセス
における中間の変数として各半回路に生じるパリテイ関
係は、この半回路から外部のレシーバに対して送られる
データを保護するため、あるいは外部のソースから受取
られるデータを検査するため使用することができるバイ
トのパリテイ関係を生じるように組合せることができ
る。

（実施例） 本発明のエンコーダ／デコーダ回路は、フエイルセー
フおよび自己検査特性を維持しながら、符号化および復
号回路を２つの半分に分割させる１組のパリテイ検査関
係に基くものである。本発明のエンコーダ／デコーダを
構成するため用いられる特定のパリテイ検査関係は、第
１図に示されるパリテイ検査マトリツクスによつて定義
される。このマトリツクスの各行は、１つの32ビツトの
データ・ワードおよび対応する８ビツトのパリイ・ワー
ドからなるデータ・ビツトを示している。このデータ・
ワードは、最下位ビツトを右側に、また最上位ビツトを
左側に置くように配置されている。対応するパリテイ・
ワードは、最下位ビツトを右側にまた最上位ビツトを左
側にしてデータ・ワードの右側に配置されている。

このマトリツクスの各行は、１つのパリテイ検査関係
を表わす。各行毎に、「１」で示したデータおよびパリ
テイ・ビツトの位置が偶数の論理値「１」を有するよう
に構成されている。このため、例えば、行１について
は、もしデータ・ビツト位置4,5,6,12,13,14,20,21,22,
24,25,26,27,28,29および30が奇数の論理値「１」を含
むならば、パリテイ検査ワードのビツト位置７が論理値
「１」となる。さもなければ、パリテイ検査ワードのビ
ツト位置７は「０」となる。「０」で表わされるビツト
位置はパリテイ関係には入らず、このパリテイ関係に影
響を及ぼすことなく論理値「１」または「０」のいずれ
か一方であり得る。

同様に、マトリツクスの行２は、もしデータ・ビツト
位置4,5,7,12,13,15,16,17,18,19,20,21,23,28,29およ
び31が奇数の論理値「１」を有するならば、パリテイ検
査ワードのビツト位置６が論理値「１」となる別のパリ
テイ検査関係を表わし、さもなければ、パリテイ・ワー
ドのビツト位置６が論理値「０」となる。

第１図のマトリツクスに示されるパリテイ検査関係の
組はいくつかの重要な特性を有する。第１に、単一エラ
ー検出で、単一ビツトに１つのエラーを含む全てのデー
タ・ワードが検出され、同時にコードは二重エラーの検
出である。この特性は、２つの事実、即ち（ａ）マトリ
ツクスの各列が他の全ての列と異なる、および（ｂ）項
毎に、どの対の列のモジユール２の和も全ての単一列と
は別個のものであるという事実の結果である。

事実（ａ）は、どの単一ビツト・エラーもパリテイ・
エラーの一義的な組（シンドローム）を生じることを保
証する。例えば、データ・ビツト位置24におけるエラー
は、行1,5,6および７におけるパリテイ関係におけるパ
リテイ・エラーを生じることになる。別のビツト位置に
おけるどのエラーも、この行の組におけるパリテイ・エ
ラーを生じることはない。従つて、行２〜４および８に
おける適正なパリテイ関係からなるシンドローム、およ
び行１および５〜７における誤りの関係は、データ・ビ
ツト位置24におけるエラーを表示する。

上記の事実（ｂ）は、どの対の同時エラーもどの単一
エラーから生じるものとは識別し得るシンドロームを結
果としてもたらすことを保証する。

単一エラーを訂正する能力は特異なものではなく、多
くの従来技術の符号化方式において見出される。本発明
のコードは、独特のものでありかつコードのフエイルセ
ーフおよび自己検査能力の基礎を生じるいくつかの別の
特性を有する。

第１図に示されるコードの別の重要な特性は、単一の
ニイブル（nybble）に拘束されるデータ・ビツトのみに
影響を及ぼし、あるいは８ビツト位置の倍数で相互に分
けられるデータ・ビツトのみに影響を及ぼす全ての多重
エラーが検出できることである。例えば、このコードは
データ・ビツト位置6,14,22および30におけるビツトの
サブセツトに影響を及ぼす多重エラーを検出することに
なる。このような特性は、同じニイブルに拘束されるか
あるいは８の倍数により相互に分けられる第１図のマト
リツクスの２つ以上のデータ・ビツト列の項毎のモジユ
ーロ２の和がこのマトリツクスのどの単一列とも同じで
ないという事実に基いている。

第１図のマトリツクスにおいて示されるコードの別の
２つの重要な特性は、２つの同じ半部に構成された回路
よりコードを構成させまた構成のフエイルセーフおよび
自己検査を構成させる。このような特性の１つは、第１
図のマトリツクスが２つの別の半分のマトリツクスに分
割することができ、各半分のマトリツクスが８つのパリ
テイ検査関係の内の４つを定義する。特に、このパリテ
イ関係は、パリテイ・ビツトを形成するため選択された
データ・ビツトを排他的にORすることによりより確立さ
れる。排他的OR操作は関連し（AXOR（B XOR C）＝（AXO
R B）XOR C）および交換可能（A XOR B＝B XOR A）であ
るため、第１図のマトリツクスの列は、コードのエラー
訂正および検出能力に影響を及ぼすことなく構成し直す
ことができる。更に、排他的OR操作の特性により、この
パリテイ関係は個々に計算することができ、後で組合せ
て完全なパリテイ関係を形成することができる。

列の再構成が行なわれる時マトリツクスは２つの同じ
半部に分けることができるが、これはパリテイ検査関係
が最上位ビツトおよび最下位ビツトを含む半分のデータ
・バイトに関して対称的であるためである。

この分割は下記の如く行なうことができる。即ち、32
のデータ・ビツトが４つの８ビツト・バイトに分けら
れ、このバイトは任意に識別子K,L,MおよびＮが割当て
られている。各バイトは更に「上位」の半バイト即ち
「ニイブル」（最上位ビツトを含む「Ｕ」で示される）
と、「下位の」半バイト即ち「ニイブル」（最下位ビツ
トを含む「Ｌ」で示される）とに分けられる。このよう
に、２つの文字のコード、即ちUK,LK;UL,LL;UM,LM;およ
びUN,LNにより示される合計８つのデータ・ビツト・ニ
イブルが存在する。更に、パリテイ・ワードは、上位の
４ビツトのパリテイ・ナイブル（「UP」として示され
る）および下位の４ビツトのパリテイ・ニイブル（「L
P」として示される）に分けられる。このデータのニイ
ブルの表示およびパリテイのニイブルの表示は第１図に
示されている。

以上の記述により、パリテイ・コードの半分のマトリ
ツクスは第２図に示される形態をとる。第２図において
は、指示子「Ｘ」は「Ｕ」または「Ｌ」を表わし、指示
子「Ｙ」はＸの「補数」である（即ち、もしＸが「Ｕ」
を表わすならばＹは「Ｌ」を表わし、あるいはその反対
となる）。マトリツクスはバイトK,L,MおよびＮの上位
の半分からなるデータの半ワード、およびバイトK,L,M
およびＮの下位の半分からなる下位の半ワードに対して
対称的である。従つて、第１図に示されるパリテイ検査
関係を用いる回路は２つの半部に構成することができ、
各半部が第２図に示される４つの関係を計算する。

本発明によれば、各エンコーダ／デコーダ回路の半部
は８つの関係を計算するだけでよい。これらは、４つの
データ・ニイブル（UK,UL,UMおよびUNまたはLK,LM,LLお
よびLM）のパリテイを含み、４つの他の関係が４つの補
数のニイブルの選択されたビツトを含む。マトリツクス
が対称であるため、同じ関係が各半回路によつて計算さ
れねばならない。このため、半回路は同じものでよい。
第2A図は、半分のデータ・ワードに関する対称の状態を
示すように構成された完全なパリテイ検査のマトリツク
スを示している。

フエイルセーフおよび自己検査特性を許容する本発明
のパリテイ・コードの別の特性は、各パリテイ検査ビツ
トが専ら８つのデータ・ニイブル（UK,LK,UL,LL,UM,LM,
UNおよびLN）の１つのパリテイおよびビツト位置（i,i
＋8,i＋16,i＋24（但し、ｉは組ｉ＝0,1,,,7の３つの数
と等しい））からなる３つのビツト位置の組におけるデ
ータ・ビツトの値から生成することができることであ
る。例えば、第１図のパリテイ検査マトリツクスの行８
におけるパリテイ関係は、ニイブルUNのニイブル・パリ
テイおよびデータ・ビツト位置（i,i＋8,i＋16,i＋24
（但し、ｉは1,2および３））におけるデータ・ビツト
のパリテイから計算することができる。マトリツクスが
再構成される時、この特性は、第2A図に示す如きマトリ
ツクスの再構成の後、各パリテイ・ビツトが１つのニイ
ブル・パリテイおよびビツト位置（i,i＋8,i＋16,i＋24
（但し、ｉは0,,,4））からなる３つのビツト位置の組
におけるデータ・ビツトの値から計算することができ
る。

この後者の特性は、バイト・パリテイ・コードと呼ば
れる別のコードを形成するため完全な符合化および復号
プロセスにおける中間の変数として生じるニイブル・パ
リテイ・ビツトのあるものを用いることにより、内部の
自己検査を可能にする。このコードは、パリテイ検査コ
ードにおけるようにデータと共に格納されず、その代り
データがシステム内部に転送される時データと共に送ら
れる。バイトのパリテイ・コードはエラー検査シンドロ
ームを生成する同じ回路の一部により生成されるため、
この回路はバイトのパリテイ・コードの検査により検査
することができる。このことは、コードの自己検査特性
を確保する際の主な要素となる。

第２図に示されるコード関係を用いるエンコーダ／デ
コーダ回路のブロツク図が第３図において略図で示され
ている。図示されるように、このエンコーダ／デコーダ
回路は２つの同じ半部330,340からなつている。

エンコーダ／デコーダ回路の半部330,340における回
路は、エンコーダ・モードまたはデコーダのいずれかに
おいて動作することができる。第３図においては、この
回路がエンコーダ・モードで用いられる時のデータの流
れを矢印が示す。このエンコーダ・モードは、例えばデ
ータがメモリー格納されつつある時に用いられる。符合
化モードにおいては、この回路はデータ・ビツトと共に
格納されるパリテイ・コード・ビツトを生じる。更に、
この符合化モードにおいては、エンコーダ／デコーダ回
路により受取られるデータと関連するバイトのパリテイ
・ビツトが生じ得るエラーについて検査される。

デコーダ・モードにおいては、第３図に示されるもの
とデータの流れの方向が逆であり、デコーダがコードの
パリテイ・ビツトを受取つてバイトのパリテイ・ビツト
を生じる。この復号モードは、例えばデータがメモリー
から検索されつつある時に用いられる。復号モードにお
いては、検索されたデータ・ビツトが検索されたパリテ
イ・コードのビツトに対して検査されてエラーを検出す
る。もし訂正可能なエラーが検出されるならば、割込み
信号が回路から生成されてコンピユータ・システムの残
部に訂正可能なエラーが生じたことを通知する。エンコ
ーダ／デコーダ回路の各半部がこれに与えられた16番目
のデータ・ビツトにおいて生じる如何なる単一エラーも
訂正し、訂正された16のデータ・ビツトが出力バス360,
370に与えられる。バス360,370は出力バス380に対して
組合され、その上のデータが回路の残部に対して与えら
れる。復号モードにおいて作動中、回路はデータと共に
送られるべきバイトのパリテイ・ビツトを生じ、またデ
ータと共に送られる妥当なデータ・ビツトを生じる。こ
の妥当データ・ビツトは、適正な妥当データがバス380
上にある時、あるいは訂正することができない多重エラ
ーを含むデータがバス380上にある時、外部の回路に対
して通知するため用いられる。

特に、符号化モードにおいては、データ・ワードおよ
び付加されたパリテイ・コード・ワードがバス300を介
して回路の左側におけるエンコーダ／デコーダ回路に対
して与えられる。実施例においては、各データ・ワード
が32のデータ・ビツトを有し、また付加されたパリテイ
・コード・ワードは８ビツトを有する。バス300は、16
のデータ・ビツトがバス310,320を介してエンコーダ／
デコーダ回路半部330,340の各々に対して送られるよう
に分割されている。更に、４ビツトからなるパリテイ・
コード・ワードの半分がデコーダ半部330,340の各々に
対して送られる。

本発明によれば、データおよびパリテイ・ワードは、
16の最上位データ・ビツト（即ち、４バイトの各々の４
つの最上位ビツト）および４つの最上位のパリテイ・コ
ード・ビツトがエンコーダ／デコーダ回路半部330,340
の一方に送られ、また16の最下位データ・ビツトおよび
４つの最下位パリテイ・ビツトが他方のエンコーダ／デ
コーダ回路半部に対して送られる。更に、４つのバイト
のパリテイ・ビツトがエンコーダ／デコーダ回路に対し
て与えられる。これらビツトの２つが各エンコーダ／デ
コーダ回路半部に対して与えられる。

エンコーダ／デコーダ回路半部330,340の各々は、バ
ス310,320から受取られる16のデータ・ビツトおよび４
つのパリテイ・コード・ビツトについて計算を行なう。
しかし、完全なパリテイ検査関係を生じるためには、エ
ンコーダ／デコーダ回路半部330,340間に（バス350を介
して）ある情報が送られねばならない。特に、エンコー
ダ／デコーダ回路半部間に送られる信号は、符号化／復
号のプロセスにおける中間変数として生成されるニイブ
ル・パリテイ・ビツトからなつている。

例示したエンコーダ／デコーダの半分のブロツク図が
第４図に示されている。エンコーダ／デコーダの各半分
が同じ回路を含むため、エンコーダ／デコーダ回路の半
部の一方についてのみ、明瞭になるよう詳細に論述す
る。他方の半部が同じ回路を含みかつデータ・ビツトの
半部について同じように作動することを理解すべきであ
る。第４図は、半分のデコーダにおける種々の主要回路
素子間の機能的な関係を示している。各ブロツクに含ま
れる回路については以下において詳細に説明する。

エンコーダ／デコーダ回路半部により処理されるべき
16のデータ・ビツトは、バツフア410の入力側および
（バス405を介し）バツフア415に対して接続されるバス
400を介して回路に対し与えられる。バツフア415はま
た、バス402上の４つのパリテイ・コード・ビツトおよ
びバス402上の２つのバイトのパリテイ・ビツトを受取
る。バツフア410,415は、エンコーダ／デコーダ回路お
よびその入力間に隔離状態を提供する複数のバツフア・
ゲートを含む。これらは、バス425によつてエンコーダ
／デコーダ回路420の制御下にある。制御回路420は、実
施中の特定の操作に従つて、バツフア410またはバツフ
ア415のいずれか一方、あるいは両方のバツフアを付勢
することができ、あるいは両方のバツフアを消勢するこ
とができる。エンコーダ／デコーダが符合化モードで作
動する時、バツフア410は消勢され、バス401上で受取ら
れた４つのパリテイ・コード・ビツトがバツフア415に
おいて論理値「０」に強制される。あるいはまた、エン
コーダ／デコーダ回路が復号モードで作動する時は、バ
ツフア410が付勢され、バツフア415においてバス402上
で受取られた２つのバイト・パリテイ・ビツトが論理値
「０」に強制される。

16の緩衝されたデータ・ビツト（a1〜a16）からなる
バツフア410の出力は、バス429を介してデータ訂正回路
488に対して与えられる。もしこの回路が復号モードで
作動中でありかつエラーがエラー訂正回路により検出さ
れるならば、適当な訂正信号（n1〜n16）がバス486を介
してデータ訂正回路488に対して与えられて、この回路
をして16ビツトのデータ・ワードにおける誤りビツトを
訂正させ、その結果適正な16ビツトのデータ・ワードが
出力バス499に対して加えられる。

バツフア415によつて緩衝される16のデータ・ビツト
（b1〜b16）がバス427を介して第１段のシンドローム・
ゼネレータ430に対して与えられる。更に、４つのパリ
テイ・コード・ビツト（b17〜b20）がゼネレータ430に
対して与えられる。バツフア415により処理される２つ
のバイト・パリテイ・ビツト入力（b21〜b22）がバス43
2を介してバイト・パリテイエンコーダ／デコーダ回路4
82に対して与えられるが、この回路については以下に更
に記述する。

バツフア415から第１段のシンドローム・ゼネレータ4
30に対して与えられるデータおよびパリテイ・ビツト出
力（b1〜b20）はシンドローム・ゼネレータ回路により
組合されて、第2A図の左側または右側に示された８つの
関係を形成する。特に、シンドローム・ゼネレータ回路
430は、４つのニイブル・パリテイ（出力f1〜f4）およ
び４つの他のパリテイ（出力c1〜c4）の関係を形成す
る。ゼネレータ430はまた、出力信号c1〜c4の補数を生
じる。この補数の信号は信号e1〜e4として示されてい
る。加えて、２つの信号d1,d2がゼネレータ430によつて
生成される。これらの信号がビツトb1〜b16からなる半
分のデータ・ワードのパリテイであり、このパリテイ信
号は信号d1として示され、信号d1の補数は信号d2として
示される。これら信号は、以下において説明するように
後でシンドロームの復号の際使用される。

前述の如く、パリテイ検査関係即ちシンドローム・ビ
ツトを生じるため用いられる排他的ORの操作の特性は、
シンドローム・ビツトが個々に生成されることを許容す
る。しかし、エンコーダ／デコーダ回路半部の各々がデ
ータ・ビツトの半分のみについて作動するため、各シン
ドローム・ビツトは２つずつ計算され、その後完全なシ
ンドローム・ビツトを計算するため組合された各半部に
おいて個々に生成される。

特に、第2A図においては、各シンドローム・ビツトを
生じるため、第2A図の左側に示されたパリテイ関係が第
2A図の右側に示された対応するパリテイ関係により排他
的ORされ、またその結果が適当なパリテイ・ビツトによ
り排他的ORされなければならない。第2A図の左側に示さ
れたパリテイ関係がデータ・ビツトの半分に基く回路の
半部によつて付勢されかつ第2A図の右側に示されたパリ
テイがデータ・ビツトの半分に基いて他の回路の半部に
より付勢されるため、情報が各シンドローム・ビツトを
生じるように回路の半部間に送られなければならない。
例示として、この情報は４つのニイブル・パリテイであ
る。これらのパリテイ信号（f1〜f4）はゼネレータ430
によつて計算され、またバス434およびターミナル435を
介して他の回路の半部に対して送られる。

回路の各半部は、これが利用可能なデータ・ビツトか
ら計算された４つのパリテイ関係の結果を他の回路の半
部により計算された４つのニイブル・パリテイと組合せ
て、４つのシンドローム・ビツト（合計８ビツトのシン
ドロームの半分）を生じる。この組合せは、第２段のシ
ンドローム・ゼネレータ442,444において行なわれる。
ゼネレータ442は、バス438を介して入力データ・ビツト
から計算される４つの計算されたパリテイと、ターミナ
ル441およびバス440上の他の回路の半部から受取られる
４つのニイブル・パリテイg1〜g4と関係と対応する４つ
のビツトc1〜c4を受取る。同様に、ゼネレータ444はバ
ス437上でゼネレータ430からの相補パリテイ関係ビツト
e1〜e4と、他のデコーダ半部からのニイブル・パリテイ
・ビツトg1〜g4を受取る。ゼネレータ442はバス456上で
４つのシンドローム・ビツトh1〜h4を生じ、ゼネレータ
444は４つのビツトi1〜i4を生じるが、これらはゼネレ
ータ442により生じるビツトの補数である。相補ビツト
は以降の処理段において用いられるようにバス454上に
与えられる。

ゼネレータ430により生成されるニイブル・パリテイ
（f1〜f4）はまた、バス446を介してバイト・パリテイ
・エンコーダ／デコーダ回路482に対して与えられる。
回路482の作用については以下に論述する。

ビツトh1〜h4およびその補数（ビツトi1〜i4）からな
る半部のシンドロームは、受取られたデータ・ビツトに
おけるエラーを示すシンドローム・ビツトのパターンを
検出するため第１段のシンドローム・デコーダ458によ
り使用される。第１段のデコーダ458はまた、この処理
において使用されるデータ・ワード・パリテイd1および
その補数d2を受取る。各回路の半部はデータ・ビツトの
半部についてのみ作動するため、シンドローム全体は各
回路のみでは計算することができない。このため、デコ
ーダ回路458は、これに与えられた半分のシンドローム
・ビツトh1〜h4を復号するに過ぎない、デコーダ458
は、数組の出力信号を生じる。１組の出力信号j1〜j4
は、潜在的な誤りビツトの位置を示す。しかし、回路の
半部はこの段階で完全なシンドローム情報を持たないた
め、信号j1〜j4は誤りビツトの正確な位置を指示するこ
とができない。その代り、信号j1〜j4は潜在的な誤りビ
ツトのモジユーロ４の位置を示す。

特に、もしビツトj1が論理値「１」であれば、このビ
ツト位置（4i＋１）（但し、ｉ＝0,1,2,3）の１つにお
けるビツトはエラーであり得、もしビツトがj2が「１」
ならば、ビツト（4i＋２）（但し、ｉ＝0,1,2,3）の１
つがエラーであり得る。

更に、第１段のシンドローム・ゼネレータはまた４つ
のビツト11〜14を計算し、このビツトがエラーであるビ
ツトを含み得る他の半分のエンコーダ／デコーダ回路に
より処理されるデータの半分のワード内のバイト（ニイ
ブル）を識別する。例えば、もしビツト11が「１」なら
ば、バイトＮ（ニイブルUNおよびLNからなる）が誤りビ
ツトを含み得る。同様に、12が「１」ならば、バイトＭ
が誤りビツトを含み得ることを示す。ビツト13はバイト
Ｌと対応し、ビツト14はバイトＫと対応している。この
バイトのポインタ・ビツト11〜14は、バス472,475およ
びターミナル474を介して他の回路の半部へ送られる。

第１段のシンドローム・デコーダはまた、エラーが検
出されたかどうかを示す２つの信号を生じる。特に、信
号k1,k2は検出されたエラーを識別する。信号k1が
「１」ならば、もしd1が「１」であるならば検出された
エラーの存在（ゼロでないシンドローム）を示す。信号
k2＝「１」は、もしd2が「１」ならば検出されたエラー
の存在を示す。

エラー・ポインタj1〜j4がバス486を介して第２段の
シンドローム・ゼネレータ484に対して与えられる。ゼ
ネレータ484はまた、ターミナル476およびバス477,478
を介して他の回路の半部からバイト・ポインタ・ビツト
m1〜m4を受取る。これらの２つの信号の組から、ゼネレ
ータ484は誤りビツトの位置を識別する充分な情報を有
する。ゼネレータ484は、誤りデータ・ビツトの位置を
識別するビツト・ポインタn1〜n6を生じる。特に、もし
ビツトn1が「１」ならば、データ・ビツトa1が誤りであ
る。誤りビツト・ポインタがバス486を介してデータ訂
正回路488に対して与えられる。

前述の如く、データ訂正回路488は、バツフア410から
緩衝されたデータ・ビツトa1〜a16を受取る、この訂正
回路はビツト・ポインタ信号n1〜n16を用いて誤りデー
タ・ビツトの訂正を行なう。訂正されたデータ・ビツト
信号はバス499上に与えられる。

エンコーダ回路464は、データが格納される前にこの
データに対し付加されるべきパリテイ・コード・ワード
を生じるように機能する。この回路は、それぞれバス45
2および450上で、半分のシンドローム・ビツトh1〜h4お
よび反転した半分のシンドローム・ビツトi1〜i4を受取
る。エンコーダ回路はまた、データ・ワードのパリテイ
信号d1,d2を受取る。エンコーダ回路は、パリテイ・コ
ード・ワードの半分に対するビツトである４つの出力信
号s1〜s4を生じる。このパリテイ・コード・ワードの他
の半分は他の回路の半部によつて生成される。

エラー条件検出器480は内部に生じたエラー信号を監
視して、２つ出力q1,q2を生じる。この信号の状態q1＝
「１」はエラーが検出されたことを示す。もし信号q2＝
「１」ならば、エラーが反対の回路の半部に帰属するデ
ータ・ビツトの１つにあるか、あるいはエラーがパリテ
イ・コード・ビツトの１つにある。エラー条件検出器48
0は、バス466上でシンドローム・ゼネレータ430からデ
ータのパリテイ信号d1,d2を、バス483上でシンドローム
検出器458からのバイト・ポインタ信号l1〜l4を、また
バス470上でデコーダ458からエラー信号k1,k2を受取
る。

バイト・パリテイのエンコーダ／デコーダ回路458
は、シンドローム・ゼネレータ430により生成される２
つのニイブル・パリテイ・ビツトを他の回路の半部によ
り生じる２つのニイブル・パリテイ・ビツトと比較して
４つのバイト・パリテイ・ビツトの２つを生じる。バイ
ト・パリテイの計算のため用いられるこの２つのバイト
は、ナイブルXN,YMおよびXL,YKからなつている。特に、
バイト・パリテイエンコーダ／デコーダ回路482は、バ
ス446上でシンドローム・ゼネレータ430からのニイブル
・パリテイ・ビツトf1,f3を、またバス448上で他の回路
の半部からのニイブル・パリテイ・ビツトg2,g4を受取
る。バイト・パリテイのエンコーダ／デコーダ回路が受
取つたデータのバイト・パリテイ・ビツトを検査中であ
る時、エンコーダ／デコーダ回路482はまたバス432上で
バツフア415から緩衝されたバイト・パリテイ・ビツトb
21,b22を受取る。

バイト・パリテイのエンコーダ／デコーダ回路482
は、４つのバイト・パリテイ信号p1〜p4を生じる。２つ
の信号p1,p3はバイト・パリテイ信号であり、残りの信
号p2,p4はこれらの信号の補数である。エンコーダ／デ
コーダ回路482はまた指示信号ｔを生じ、これは受取つ
たデータのバイト・パリテイがエラーであることを示
す。

バイト・パリテイ信号p1〜p4はバス487上をバイト・
パリテイ訂正回路490に対して送られる。この回路はエ
ラー信号を監視して、回路の半部と関連する２つのバイ
トのいずれか一方が訂正できるエラーを含むかどうかを
判定する。もしそうであれば、この誤りビツトが訂正さ
れる。特に、バイト・パリテイ訂正回路490が、バス487
上でバイト・パリテイエンコーダ／デコーダ回路482か
らバイト・パリテイ信号p1〜p4を受取る。訂正回路490
はまた、バス481,483上でバイト・エラー・ポインタ11
〜14を、またバス494上でエラー信号q1〜q4を受取る。
訂正されたバイト・パリテイ・ビツトが出力リード498
上に生成される。

妥当データ・ビツト発生回路491が、バス485上でエラ
ー条件検出器840から受取るエラー信号q1,q2を、またタ
ーミナル493およびバス496上で他の回路の半部から受取
るエラー信号r1,r2（信号q1,q2の対応するもの）を監視
する。回路491は、その妥当性を表示するため各ワード
と共に送られる妥当データ・ビツト信号を生成する。

第４図に示される各回路ブロツクに対する詳細な回路
図は第５図乃至第16図に示される。特に、バツフア410,
415に対する回路は第５図および第６図に詳細な図で示
される。バツフア410は、第５図に示されるように、16
のNANDゲート500〜530からなつている。NANDゲート500
〜530の各々は２つの入力を有し、１つの入力はこの回
路に半部に割当てられるデータの半ワードからのデータ
・ビツトを受取る。各NANDゲートの他の入力は、バス42
5によつてエンコーダ／デコーダの制御回路に対し接続
されている。エンコーダ／デコーダ制御回路420は、コ
ンピユータ・システムから指令を受取る従来周知の回路
を含み、エンコーダ／デコーダ回路を符合化モードまた
は復号モーダのいずれかに置く。前に述べたように、エ
ンコーダ／デコーダ回路が符合化モードで作動する時、
バツフア410は使用されない。従つて、制御回路420はリ
ード532上に「ロー」の信号を置く。フエイルセーフ特
性を保留するため、多重ビツトに影響を及ぼす故障の確
率を最小限度に抑えるよう中を払わなければならない。
特に、第５図に示したように、バツフア410は４ビツト
巾の集積回路で構成されている。各ビツトを取扱うゲー
トは、同じデータ・ナイブルに属する２つのビツトが同
じ集積回路を通らないように選択される。各集積回路に
おけるゲートの例示的な構成が各NANDゲートにおける番
号により第５図に示されている。バツフア410を構成す
る16のNANDゲートがあるため、４つのNANDゲートを有す
る４つの別個の集積回路がバツフアの構成のため用いら
れる。これら回路は、任意に１から４の番号が付されて
いる。各NANDゲート内の番号は、これが属する集積回路
を示している。もしバツフア・ゲートが例えば第５図に
示される如き集積回路に構成されるならば、同じニイブ
ルに属する２つのビツトが同じ回路を通ることはない。

第６図は、バツフア410と同様に構成されるバツフア4
15の内部構成を示している。特に、データ・ビツトb1〜
b16は16のNANDゲート600〜630を介して緩衝される。各N
ANDゲートは２つの入力を有し、その１つは適当な半分
のデータ・ワード・ビツトを受取り、全てのNANDゲート
600〜630の他の入力は一緒に接続され、またリード632
を介して制御回路420に対して接続されている。この後
者の接続により、制御回路420がエンコーダ／デコーダ
回路のその入力への接続を制御することを可能にする。
バツフア410におけるように、NANDゲート600〜630は、
同じデータのニイブルに属する２つのビツトが同じ回路
を通らないように構成されている。例えば、４つの集積
回路からのNANDゲートがバツフア415のデータ緩衝部を
構成するため用いられる。これら回路は回路５〜８とし
て識別され、各NANDゲートにおける番号は回路の割当て
と対応している。

４つのパリテイ・コード・ビツトb17〜b20もまた、単
一の集積回路（集積回路９として示される）に置かれた
NANDゲート632〜638によつて緩衝される。同様に、２つ
のバイト・パリテイ・ビツトb21,b22が、回路10として
示される別の集積回路に置かれた２つのNANDゲート640,
642を介して緩衝される。NANDゲート632〜642もまた、
それぞれリード644,646上の制御信号によつて、制御回
路420の制御下に置かれる。前に述べたように、エンコ
ーダ／デコーダ回路が符合化モードで作動する時、４つ
のパリテイ・コード・ビツトが、制御回路420により生
じたリード644上の「ロー」の信号により、論理値
「１」に強制される。同様に、エンコーダ／デコーダ回
路が復号モードで作動する時、２つのバイト・パリテイ
・ビツトb21,b22はリード646上の「ロー」の信号により
制御回路420によつて論理値「１」に強制される。

データ・バツフア415の出力は、第１段のシンドロー
ム・ゼネレータ430（第４図）に対して与えられる。更
に、第７図に示されるように、第１段のシンドローム・
ゼネレータ430は複数の排他的OR（XOR）ゲート702〜798
からなつている。このXORゲートは、選択される入力ビ
ツト間のパリテイ関係を計算するため４つのグループで
接続されている。

特に、XORゲート702〜724は、ニイブル・パリテイ信
号f1〜f4を計算する。第2A図の左上四半分に示されるよ
うに、４つのデータ・ナイブルはUK,UL,UMおよびUNであ
る。これらのニイブルは、それぞれデータ・ビツトb1〜
b4,b5〜b8,b9〜12bおよびb13〜b16からなつている。XOR
ゲート702〜706はニイブルUKのニイブル・パリテイf1を
形成する。特に、ビツトb1,b2はXORゲート702によつて
一緒にXORされる。ビツトb3,b4はゲート706によりXORさ
れる。XORゲート702,706の出力はゲート704によつてXOR
されて、ニイブル・パリテイ信号f1＝b1 XOR b2 XOR b3
XOR b4を生じる。XORゲート708〜712はニイブル・パリ
テイf2を生じる。同様に、ニイブル・パリテイf3,f4は
それぞれゲート714〜718および720〜724により形成され
る。

XORゲート726−758は、第2A図の左下四半分に示され
るパリテイ関係を生じる。これらの関係を生じる１つの
方法は、各線における「１」によつて示されるビツト信
号をXORすることである。しかし、回路を簡単にして使
用されるゲート数を減らしかつ符号化時間を短縮するた
めには、パリテイ関係は第2A図の左下四半分に示される
ビツトをXORすることによつても直接生成されない。そ
うではなく、このパリテイ関係はXOR操作の結合特性を
用いて生成される。特に、左下四半分における最下位の
行を下記の如き行全体のパリテイに照して表わすことが
できる。即ち、（b2 XOR b3 XOR b4 XOR b6 XOR b7 XOR
b8 XOR b10 XOR b12 XOR b14 XOR b15 XOR b16）＝（b
1 XOR....XOR b16）XOR（b1 XOR b5 XOR b9 XOR b13） この関係から、所要のパリテイ関係の値はデータ・ワ
ード全体のパリテイおよびビツトb1,b5,b9およびb13の
みのパリテイの値から得ることができることが判る。特
に、もしデータ・ワード全体のパリテイが偶数ならば、
所要の関係の値はビツトb1,b5,b9およびb13のパリテイ
と等しく、データ・ワード全体のパリテイが奇数なら
ば、所望の関係の値はビツトb1,b5,b9およびb13のパリ
テイの補数に等しい。

このため、第７図によれば、第１のパリテイの関係は
ゲート726〜732によつて生じる。特に、XORゲート726〜
730は、入力するデータ・ビツトb1,b5,b9およびb13を用
いてパリテイの関係を計算する。ゲート732は、パリテ
イ・ビツトb17によりこの計算の結果をXORして、シンド
ロームの計算における中間変数である信号c1を生じる。
より速い処理速度を提供するためには、インバータ734
により信号c1を反転させることにより信号c1の補数を計
算して反転された信号e1を生じる。処理の以降の段階に
おいて、全体的なパリテイ関係を計算するため、半分の
データ・ワード（d1）のパリテイに従つて信号c1とその
反転信号e1との間の選択が行われることなる。もしd1＝
「０」,d2＝「１」ならば、信号c1〜c4が「真」とな
り、もしd1＝「１」,d2＝「０」ならば、信号e1〜e4が
「真」となる。

同様に、XORゲート736〜764は信号c2〜c4およびその
各反転信号e2〜e4を生じる。これらの信号は、第2A図の
左下四半分における４つの行に示されるパリテイの関係
を表わす。

第１段のシンドローム・ゼネレータはまた、データ全
体の半ワードの奇数パリテイを生じ、その結果信号c1〜
c4または信号e1〜e4の適正な信号を処理の以降の段階に
おいて選択することができる。偶数パリテイの関係はゲ
ート766〜796により生成される。特に、ゲート766〜768
はゲート702〜706と対応し、ニイブル・パリテイf1を生
じる。ゲート772〜776はゲート708〜712と対応し、ニイ
ブル・パリテイf2を生じる。同様に、ゲート780〜784は
ニイブル・パリテイf3を生じ、ゲート786〜790はニイブ
ル・パリテイf4を生じる。ニイブル・パリティf1〜f4は
ゲート778〜796により組合されて全データの半ワードの
パリテイを生じる。このため、もしデータ・ワード・パ
リテイが偶数ならばd1＝「０」となり、パリテイが奇数
ならばd1＝「１」となる。その結果、d1＝「１」なら
ば、パリテイの関係c1〜c4は相補値となり、d1＝「０」
ならば、パリテイ関係c1〜c4は真の値となる。インバー
タ794は、奇数パリテイ信号d2が偶数パリテイ信号d1の
補数となることを保証する。（ゲート770,776,784およ
び790の出力がそれぞれゲート704,710,716および722の
出力と同じものであることが判るであろう。この重複の
理由は、以降の論議において明らかになるであろう。） パリテイ信号c1〜c4およびe1〜e4は、第２段のシンド
ローム・ゼネレータ422,444に対して与えられる。

第２段のシンドローム・ゼネレータ442,444は、第１
段のシンドローム・ゼネレータ430からのパリテイ出力c
1〜c4およびe1〜e4を受取り、他の回路の半部から対応
するニイブル・パリテイg1〜g4を受取る。これらの信号
は第２段のシンドローム・ゼネレータにおいて組合され
て、シンドローム・ビツトの半分を生じる。各ゼネレー
タに対する詳細な回路は第８図に示される。

特に、XORゲート802〜808は、パリテイ関係c1〜c4を
ニイブル・パリテイg1〜g4と組合せてシンドローム・ビ
ツトh1〜h4を生じる。各ビツトは、データ・ワード・パ
リテイd1の値に従つて第2A図の１つの行のパリテイ関係
またはその補数と対応している。従つて、４つのビツト
h1〜h4は、第2A図の下方の半分における４つの関係と対
応している。信号h1〜h4の値は、上記の如く信号d1,d2
の値に依存している。d₁＝「１」ならば、どれかのシン
ドローム・ビツトにおける「ロー」の信号が対応する行
におけるパリテイ関係におけるエラーを示す。例えば、
h1＝「０」ならば、第2A図において「１」で示される最
も低い行におけるビツトの１つがエラーとなる。４つの
シンドローム・ビツトh1〜h4（またはそ補数i1〜i4）を
調べることにより、誤りビツト位置は４つの位置の１つ
に絞ることができる。例えば、h1＝「１」,h2,h3および
h4＝「０」ならば、ビツトb1,b5,b9またはb13の１つが
エラーとなるが、これはこれらビツトのみが３つのシン
ドローム・ビツトh2,h3およびh4を決定するパリテイの
関係に入るためである。

更に、第２段のシンドローム・ゼネレータのXORゲー
ト810〜816が、相補のパリテイの関係e1〜e4をニイブル
・パリテイg1〜g4と組合せてシンドローム・ビツトi1〜
i4を生じる。

パリテイの関係h1〜h4およびi1〜i4が第１段のシンド
ローム検出器458に対して与えられる。第１段のシンド
ローム検出器は、第２段のシンドローム・ゼネレータか
ら受取られる半分のシンドローム・ビツトを比較して、
回路の半部に対して与えられる16のデータ・ビツトにお
けるどのデータ・ビツトが誤りであるかを判定する。更
に、第１段のシンドローム・ゼネレータはまた、反対の
半分のデコーダにより処理される16のデータ・ビツトの
どれが誤りであるか、あるいは場合の如何を問わず単一
または多重ビツトのエラーが生じたかを判定する。

第１段のシンドローム検出器の詳細な回路が第９図に
示されている。シンドローム・ビツトh1〜h4およびその
補数i1〜i4がNANDゲート902〜916に対して与えられる。
これらのゲートは、シンドローム・ビツトの４つのパタ
ーンを調べて４つのグループの１つの誤りビツトの位置
を絞る。特に、４つのシンドローム・ビツトh1〜h4の各
々が残りの３つのビツトの補数でANDされる。例えば、N
ANDゲート902は、パターン（h1）（i2）（i3）（i4）＝
（h1）（h2＊）（h3＊）（h4＊）を生じる（但し、
「＊」は反転状態を示す）。このゲートは、もしエラー
がビツトb1,b5,b9およびb13の１つに生じたならば「ロ
ー」の出力を生じるが、これはこれらのビツトの１つに
おけるエラーがシンドローム・ビツトh1＝「１」,h2＝
「０」,h3＝「０」およびh4＝「０」を生じることにな
るためである。

同様に、NANDゲート904〜908は他の３つのシンドロー
ム・パターンを形成する。NANDゲート910〜916は、NAND
ゲート902〜908により形成されるパターンの反転である
４つの関係を生じる。NANDゲート902〜908の出力または
NANDゲート910〜916の出力は、データ・パリテイ・ビツ
トd1およびd2の値に従つてシンドローム検出器の出力j1
〜j4に対して送られる。特に、d1＝「１」,d2＝「０」
ならば、ゲート902〜908の出力が選択される。「ハイ」
のd1信号はNANDゲート924に対して与えられる。ゲート9
24また制御回路420からの信号をリード923上で受取る。
この信号は、エンコーダ／デコーダ回路が復号モードに
ある時「ハイ」となる。復号モードにおいては、NANDゲ
ート924がこのようにその出力側に「ロー」の信号を生
じ、この信号がANDゲート970,964,958,952,944,938,932
および926を消勢する。「ロー」のd2信号のオン状態が
ゲート922に対して加えられ、このゲートを消勢しかつ
このゲートをして「ハイ」の信号をゲート928,934,940,
946,950,956,962および968に加えさせる。これらゲート
は付勢状態となり、ゲート902〜908の出力をNORゲート9
54〜972に対して転送する。このため、ゲート902〜908
の１つの出力における「ロー」の信号は、ゲート954〜9
72の出力j1〜j4において「ハイ」の信号をもたらす結果
となる。更に、ゲート910〜918の出力がゲート930〜948
に対して転送されて信号11〜14を生じる。一方、d1＝
「０」およびd2＝「１」ならば、ゲート910〜916の出力
はゲート954〜972に対して転送されて出力j1〜j4を生
じ、またゲート902〜908の出力はゲート930〜948に対し
て転送されて出力11〜14を生じる。

ゲート918,920はエラー検出ビツトk1,k2を生じる。特
に、もしシンドローム・ビツトh1〜h4のどれかが「ロ
ー」であつてエラーが検出されたことを示すならば、ゲ
ート918が消勢されて「ハイ」の信号をその出力k1に生
じさせる。もしd1＝「１」およびd2＝「０」ならば、こ
の信号は「真」である。同様に、d1＝「０」およびd2＝
「１」である時、もし反転されたシンドローム・ビツト
i1〜i4のどれかが「ロー」であれば、NANDゲート920が
付勢されてその出力k2に「ハイ」の信号を生じる。信号
k1,k2が、以下に述べるようにエラー検出回路480に対し
て与えられる。

エラー・ポインタ出力j1〜j4が第２段のシンドローム
検出器478に対して送られる。バイト・ポインタ・ビツ
ト11〜14が他のエンコーダ／デコーダ回路の半部に対し
て送られる。同様に、他のエンコーダ／デコーダ回路の
半部における同じ回路により生じるバイト・ポインタ出
力m1〜m4が第２段のシンドローム検出器484に対して与
えられる。

この第２段のシンドローム検出器484は第10図に詳細
に示され、エラー・ポインタの出力j1〜j4をバイト・ポ
インタ信号m1〜m4と組合せて、エンコーダ／デコーダ回
路と半部に対する入力におけるエラー・ビツト（もしあ
れば）のビツト位置を識別する。

第２段のシンドローム検出器は、NANDゲート1002〜10
32からなつている。これらゲートは４×４デコーダとし
て作用し、エラー・ポインタ・ビツトj1〜j4をバイト・
ポインタ・ビツトm1〜m4と組合せて出力訂正信号n1〜n1
6を生じる。作用において、信号m1〜m4がどのバイトが
エラーを含むかを選択し、信号j1〜j4が選択されたバイ
ト内の誤りビツトの位置を選択する。その結果は、誤り
ビツトの位置と対応する出力n1〜n16の１つにおける
「ハイ」の信号である。訂正出力n1〜n16がデータ訂正
回路488に対して与えられる。

第２段のシンドローム検出器の出力に対する回路の故
障の作用を含むために、この回路は同じバイトにおける
ビツトと対応する２つの出力が同じ集積回路からは出な
いように構成されている。特に、NANDゲート1002〜1032
の各々の番号は、ゲートが割当てられる集積回路の番号
を示している。この回路は、各々が４つのゲートからな
る４つの集積回路で構成することができる。

データ訂正回路の詳細な回路は第11図に示され、16の
排他的ORゲート1102〜1132からなつている。各XORゲー
ト1102〜1132は、データ・ビツトa1〜a16の１つを対応
する訂正信号と組合せる。もし訂正信号が「ハイ」なら
ば、対応するビツトは次いでバス499に対して転送され
る訂正された出力を生じるように相補される。このデー
タ訂正回路はまた、各ゲートの内部の番号に従つて割当
てられる４つの集積回路により構成される。

第12図はエンコーダ464に対する詳細な回路を示して
いる。前述の如く、このエンコーダ回路は、情報がメモ
リーに格納されつつあるかあるいはメモリーから読出さ
れるか受取られるのとは対照的に転送される時に用いら
れる。４つのパリテイ・コード信号が４つの排他的ORゲ
ート1202〜1208によつて生成される。シンドローム・ビ
ツトh1〜h4を直接使用する代りに、ビツトh1〜h4および
i1〜i4の組合せを用いて４つの信号を生じ、その内の２
つが「真」であり、その内の２つが「反転」状態であ
る。この選択により、復号回路がコードにより両方のゼ
ネレータ442,444の動作を調べることを可能にする。特
に、ゲート1202,1204が、それぞれデータ・ワード・パ
リテイ・ビツトd2,d1によりビツトi1,i2を排他的ORする
ことにより、相補のシンドローム・ビツトi1,i2を処理
する。同様に、ゲート1206,1208が、それぞれシンドロ
ーム・ビツトh3,h4をパリテイ・ビツトd1,d2により排他
的ORすることにより処理する。もしd1＝「１」,d2＝
「０」ならば、パリティ・コード出力s1〜s4はi1,i2＊,
h3＊,h4と等しくなる。あるいはまた、d1＝「０」,d2＝
「１」ならば、パリテイ・コード信号s1〜s4がi1＊,i2,
h3,h4＊と等しくなる。

バイト・パリテイ・エンコーダ／デコーダの詳細な回
路が第13図に示されている。このバイト・パリテイ・エ
ンコーダ／デコーダは、同じ半部のエンコーダ／デコー
ダに位置するシンドローム・ゼネレータにより生じる２
つのニイブル・パリテイ・ビツトf1,f3をエンコーダ／
デコーダの反対の半部に位置するシンドローム・ゼネレ
ータにより生じる２つのニイブル・パリテイ・ビツトと
組合せる。この組合せによつて４つのバイト・パリテイ
・ビツトの２つを生じる。パリテイ信号が生じるバイト
は、第２図に示されるようにニイブルXN,YMおよびナイ
ブルXL,YKからなつている。バイト・パリテイ・エンコ
ーダ／デコーダ回路は、４つのXORゲート1302〜1308、
２つのインバータ1312,1314および１つのNANDゲート131
0からなる。ゲート1302,1304は、上記のニイブルと対応
する４つのニイブル・パリテイ・ビツトf1,f3,g2,g4を
組合せてバイト・パリテイ出力p1,p3を計算する。信号p
1はインバータ1314により反転されて相補パリテイ信号p
2を生じる。同様に、信号p3はインバータ1312により反
転されて相補パリテイ信号p4を生じる。もしこの回路が
復号モードで作動するならば、これらのビツトはデータ
と共に転送される。

もしこの回路が符合化モードで作動するならば、回路
されたバイト・パリテイが受取られたバイト・パリテイ
に対して比較される。この比較はゲート1306,1308によ
つて行なわれるが、このゲートは回路されたパリテイ信
号p1,p3をリードb21,b22上で受取られた相補バイト・パ
リテイ・ビツトで排他的にORにする。ゲート1306,1308
の出力はゲート1310に対して与えられ、このゲートは受
取つたデータに対してバイト・パリテイ・エラー指示信
号ｔを生じる。もしゲート1308または1306のいずれかが
回路されたパリテイ・ビツトの一方が対応する受取つた
パリテイ・ビツトと一致しないことを示すならば、信号
ｔは「ハイ」となる。

バイト訂正情報p1〜p4はバイト・パリテイ訂正回路に
対して与えられる。このバイト・パリテイ訂正回路はエ
ラー信号q1,r1,m2,m4,11および13を監視して、エンコー
ダ／デコーダ回路の半部と関連する２つのバイトのいず
れか一方が訂正可能なエラーを含む時を判定する。もし
この状態が発見されるならば、バイト・パリテイ訂正回
路は、データ訂正回路により誤りビツトが訂正された後
バイト・パリテイが正しい状態を維持するようにバイト
・パリテイを相補する。

バイト・パリテイ訂正回路490の回路は第14図に詳細
に示されている。この回路は２つの同じ半部からなつて
おり、その各々が訂正されたバイト・パリテイ・ビツト
を生じる。例えば、ゲート1402〜1408,1416〜1422およ
び1436からなる回路は、局部の半デコーダにより生じる
ニイブルおよびその反対の半部のデコーダにおいて生じ
るニイブルからなるバイトに対してバイト・パリテイを
生じる。計算されたバイト・パリテイ（p1）は、両方の
デコーダ半部があるエラーを検出し（この場合、信号q
1,r1は共に「ロー」）、かつ局部のデコーダ半部の一方
が反対のデコーダと関連するニイブルにおけるエラーを
検出する（この場合、信号11は「ハイ」）か、あるいは
反対のデコーダ半部が「局部的」なニイブルにおけるエ
ラーを検出する（この場合、信号m2は「ハイ」）だけで
相補されるべきである。もしこれらの２つの状態のいず
れかが生じるならば、問題となるバイトのデータ・ビツ
トにおいて生じたようにエラーが識別されたことにな
る。これは、もしある信号のビツトのエラーが反対のデ
コーダ半部と関連するニイブルに帰属する如き１つのデ
コーダ半部により識別されるがエラーが反対のデコーダ
半部によつて検出されなければ、エラーが１つのコード
のパリテイ・エラーによらねばならないためである。従
つて、データ・ビツトはエラーの状態になく、計算され
たビツト・パリテイは相補される筈はない。

第14図の右半部におけるゲート・ロジツクは上記のエ
ラー検査条件を構成する。特に、パリテイ・ビツトp1お
よびその補数p2は信号q1,r1,11およびm2と組合されて、
ゲート1436において出力パリテイ・ビツトを生じる。ゲ
ート1436は実際に出力ビツトを相補するが、本論の目的
においては、この事実は一時無視する。

両方のデコーダ半部があるエラーを検出する場合（q1
およびr1が共に「ロー」）には、信号q1はインバータ14
34によつて反転されて「ハイ」の信号を生じ、この「ハ
イ」の状態がゲート1422,1420を付勢する。同様に、
「ロー」のr1信号がインバータ1432によつて反転されて
ゲート1422,1420を付勢する。ゲート1422,1420はそれぞ
れゲート1408,1406の出力が与えられる。これらゲート
は、信号m2または11のいずれかが「ハイ」となる条件を
検出する。この状態は、反対のデコーダ半部の一方が
「局部の」ニイブルＮにおけるエラーを検出する時（信
号m2は「ハイ」となる）、あるいは局部のデコーダ半部
が反対のデコーダ半部のニイブルＭにおけるエラーを検
出する時（信号11が「ハイ」）に生じる。このため、も
しこれら２つの状態の一方が生じるならば、ゲート1406
またはゲート1408の一方が付勢されて相補されるパリテ
イ信号p2を付勢されたゲート1422または1420を経て出力
ゲート1436に通す。

あるいはまた、もしエラー信号q1またはr1の一方が
「ハイ」ならば、ゲート1420,1422が消勢される。しか
し、後者のエラー信号をその入力で受取るゲート1402は
「ハイ」の信号を生じてゲート1416を付勢し、この状態
がその相補バイト・パリテイp1を出力ゲート1436へ通す
ことになる。同様に、もし信号11または信号m2の一方が
「ロー」ならば、ゲート1404が「ハイ」の出力を生じて
ゲート1418に付勢し、この状態がこれと同時に相補され
ないバイト・パリテイ信号p1を通す。

第14図に示される回路の左半部は、バイト・パリテイ
・ビツトp3およびその補数p4において同様に作動する。
回路の右半部におけるように、バイト・パリテイ・ビツ
トp3は、両方のデコーダ半部がエラーを示し（q1および
r1が共に「ロー」）、また局部のデコーダ半部の一方が
反対のデコーダ半部のニイブルＫにおけるエラーを検出
する（信号13が「ハイ」）か、あるいは反対のデコーダ
半部が局部のニイブルＬにおけるエラーを検出する（信
号m4が「ハイ」）だけで相補されねばならない。もしこ
れらの条件のいずれかが生じるならば、相補されたバイ
ト・パリテイ・ビツトp4が出力ゲート1438に送られる。
さもなければ相補されないバイト・パリテイ・ビツトp3
がゲート1424または1426の一方を経て出力ゲート1438に
通る。

それぞれエラーが局部および反対のデコーダ半部にお
いて検出されたことを示す信号q1およびq2は第15図、特
に第15図の左側に示される回路によつて生成される。

特に、ゲート1502,1504は、第９図に示される第１段
のシンドローム検出回路により生じるデータ・パリテイ
・ビツトd1,d2およびエラー検出ビツトk1,k2を受取る。
第９図と関連して前に説明したように、「ハイ」のk1信
号が、エラーが検出されたことを示す（もしデータのパ
リテイ・バイトd1が「ハイ」であり、かつパリテイ・バ
イトd2が「ロー」であるならば）。この条件において
は、ANDゲート1502が付勢される（「ハイ」のエラー・
ビツトk1および「ハイ」であるデータのパリテイ・ビツ
トd1により）。ゲート1502がこれと同時に「ハイ」の信
号を生じ、この状態が更にNORゲート1506をして出力q1
にエラーが生じることを示す「ロー」の信号を生じさせ
る。あるいはまた、k2のエラー・ビツトにおける真の信
号（信号k2が「ハイ」）およびデータのパリテイ・ビツ
トd2の「ハイ」の状態がゲート1504を付勢して、ゲート
1506をして「ロー」のエラー信号q1を更に生じさせる。

ゲート1510は、反対のデコーダ半部に属するデータ・
ビツトの１つがエラーを含むかあるいはパリテイ検査ビ
ツトの１つにエラーが存在することを示す出力信号を生
じる。q2信号が信号11〜14からゲート1510によつて生成
される。これらの信号は、反対のデコーダ半部に属する
データ・ビツトにおけるエラーを含むバイトを指示す
る。もし信号１のいずれかが「ハイ」ならば、q2信号が
「ロー」となつて反対のデコーダ半部におけるエラーを
示す。

第16図に示される残りの回路は妥当データ・ビツト・
ゼネレータである。この妥当データ・ビツト・ゼネレー
タ回路はゲート1600〜1620からなつている。ゲート1620
は、もし出力データ・ビツトが妥当である、即ち検索さ
れたデータおよび関連するパリテイ検査ビツトが高々１
つのエラー（いずれ訂正されることになる）を含むなら
ば、「ハイ」の信号を生じる。ゲート1620は、もし訂正
されないエラー状態が生じるならば「ロー」の出力信号
を生じることになる。訂正できないエラー条件は３つの
場合をもたらす結果となる。第１の場合は、両方のデコ
ーダ半部が反対のデコーダ半部にエラーを検出する場合
に生じる（信号q2,r2が共に「ロー」）。第２の条件
は、エラーが検出されるがいずれのデコーダ半部も他の
半部に属するエラーとして識別しない場合に生じる（信
号q2,r2が共に「ハイ」であり、信号q1またはr1のいず
れか一方が「ロー」である）。

第３の状態は、もしエラーが反対のデコーダ半部に帰
属する如きデコーダ半部によつて識別されるが、反対の
デコーダ半部により検出されるエラーがデコーダ半部の
いずれによつても整合されなければ生じる。

始めの２つの訂正できないエラー条件は、第16図に示
される回路により生じる「ロー」の出力信号をもたらす
結果となる。特に、両方のデコーダ半部が反対のデコー
ダ半部におけるエラーを検出する最初の条件の下では、
信号q2,r2が共に「ロー」になる。これらの「ロー」の
信号はインバータ1600,1602によつて反転されて、ANDゲ
ート1612に対して加えられてこのゲートがその出力に
「ハイ」の信号を生じることを許すことになる。この
「ハイ」の信号はNORゲート1620に対して与えられ、こ
のゲートをしてその出力に訂正できないエラー条件が生
じたことを示す「ロー」の信号を生じさせる。

同様に、エラーが検出されたがデコーダのいずれの半
部もこれが他の半部に属するエラーとして識別しない場
合には、信号q2,r2が「ハイ」となつてANDゲート1610お
よび1608を付勢する。もし信号q1またはr1のいずれも
「ロー」であれば、インバータ1604,1606が「ハイ」の
信号を生じて、それぞれANDゲート1608またはANDゲート
1610のいずれか一方が「ハイ」の信号を生じることを許
容する。この「ハイ」の信号は更に、NORゲート1620を
して訂正できないエラー条件を示す「ロー」の出力を生
じさせる。

第３の訂正できないエラー条件は誤りビツトのパリテ
イ・ビツトを生じる結果となる。第14図に示された回路
に従つて上記の如く信号q1,r1が共に「ロー」となるた
め、例えばデータ・ビツトが相補されなくとも、バイト
・パリテイ・ビツトの１つが相補されることになる。こ
のため、全ての場合に訂正できないエラーは「ロー」の
データ妥当信号かあるいは少なくとも１つの妥当ビツト
・パリテイ・バイトのいずれか一方を生じることにな
る。

上記の回路構造により、復号操作の間データを誤つて
修正させる全ての障害が保証され、妥当データ・ビツト
信号を抑止させるか、あるいは少なくとも１つの誤りバ
イト・パリテイ・ビツトを生じて、これによりエラーが
宛先において直ちに検出できることを保証する。データ
を誤つた修正を生じることのないデコーダのどんな故障
もやはり１つ以上のバイト・パリテイ・エラー、抑止さ
れたデータ妥当ビツト、または診断ルーチンを始動する
ために用いることができるある検出されたエラー条件に
よる割込みのいずれかをもたらす。

エラーの検出は、例え結果として不適正に符合化され
たデータがその後同じ故障した素子を用いて検索および
復号がなされる場合でさえ、符合化操作中に故障の最初
の出現の時でも生じることになる。更に、故障の検出は
故障モードの種類には依存しない。回路は何であれエン
コーダ／デコーダ回路に構成に用いられる構成素子に影
響を及ぼすどんな故障にも拘らず、フエイルセーフおよ
び自己検査の両特性を保持する。例えば、もし集積回路
が故障すれば、故障が唯１つの出力に影響を及ぼすこ
と、あるいは影響を受けた出力が故障の結果として永久
に論理値「０」または論理値「１」の如きある特定の状
態に付勢されることを仮定することは妥当ではない。更
に、出力のみが影響を受けると仮定することも現実的で
はない。集積回路は、予測できない状態で入力と出力の
双方に影響するように故障するかも知れない。しかし、
故障の状態の如何に拘らず、上記の回路はあるエラーの
表示を行なう。

次の表Ｉは、復号操作の詳細を示すこの回路における
種々の故障を検出する方法および構成素子を示してい
る。最後の欄は、各条件に適合し得る別の記事を示す。
これらの記事は表ＩおよびIIの後に示される。

次の表IIは、種々の故障の検出方法および符合化操作
の詳細を示すこの回路の構成素子を示している。最後の
欄は、各条件に適合し得る別の記事を示す。これらの記
事は表IIの後に示される。

上掲の表ＩおよびIIに適合し得る記事 1.この条件は、メモリー出力が単一ビツト・エラーを含
む場合に相当し、デコーダがエラーを訂正し、この事象
を表示するため割込みを開始する。

2.バツフアＡおよびＢ、第２段のシンドローム検出器お
よびデータ訂正回路は全て、同じバイトに蔵する２つの
ビツトが共通の要素を持たないよに区分されている。こ
のため、これらの要素における単一の素子の故障がどの
バイトにおいても１つ以上のビツトに影響を及ぼし得な
い（エラーの訂正はこの場合には試みられないため、バ
ツフアＡは書込みにおいて用いられない。） 3.コードは、８つのビツトの整数倍により分けられるビ
ツトのみに影響を及ぼす全ての多重ビツトのエラーは訂
正できないものとして認識される特性を有する。

4.デコーダの欠陥のない半部において計算された半部の
シンドロームが１つまたは３つの論理値「１」のいずれ
も含まなければ、データ・ビツトは「訂正されない」。
デコーダ入力がエラーを含まないこと、およびデコーダ
半部の一方のみが欠陥のある素子を含むことを仮定する
ため、欠陥のある半部から欠陥のない半部へ送られるニ
イブル・パリテイ・ビツト（第４図におけるf1,f2,f3,f
4）の１つまたは３つがエラーの状態になければ、デー
タ・ビツトは変更されることはない。

5.訂正可能なエラーの割込みは、デコーダが単一コード
のパリテイ・ビツトが誤りであることを判定する時、ど
のデータ・ビツトも実際に訂正されることなく生じるこ
とになる。

6.第１段のシンドローム・ゼネレータ出力e1〜e4は常に
出力c1〜c4の要素であり、データの半ワードのパリテイ
出力d1は常に出力d2の要素である。単一の素子の故障
は、このような関係の多くて１つにおいて変更を生じ得
る。このため、もし第１段のシンドローム検出器が適正
に機能しているならば、信号d1,k1のいずれか一方が共
に「１」であり、あるいは信号d2,k2が共に「１」であ
るのでなければ、信号j1〜j4はいずれも活動状態にはな
り得ない。その結果、バイト・パリテイ訂正回路もまた
全て機能しており、これもまたバイト・パリテイ・ビツ
トを相補状態にすることなくデータの「エラー」は訂正
できず、もしバイト・パリテイが「訂正」前にエラー状
態にあつたならば、このパリテイは後においてもまたエ
ラー状態に止まる。上記の条件下では、ニイブル・パリ
テイ・ビツト（f1,f2,f3,f4）の少なくとも１つがエラ
ー状態になければ訂正は生じ得ないため、第１段のシン
ドローム・ゼネレータの誤動作によつて生じるデータの
修正は少なくとも１つのバイト・パリテイ・ビツトをエ
ラーの状態に残さなければならない。（このことは、例
え故障が信号d1,d2を共に「１」のままにする時でさえ
妥当し、これにより４つのデータ・ビツトが同時に修正
される可能性を許容する。この場合には、訂正が欠陥の
あるデコーダ半部または欠陥のないデコーダ半部のいず
れで生じるかに拘らず、４つの全てのバイト・パリテイ
もまた相補され、３つがエラー状態のまま残ることにな
る。） 7.バイト・パリテイ・エンコーダは僅かに２つの出てゆ
くニイブル・パリテイ・ビツト（第４図の信号f1および
f3）および２つの入るニイブル・パリテイ・ビツト（信
号g2,g4）しか影響し得ないため、それ自体は訂正可能
なエラー・シンドロームを強制することができない（１
つのシンドロームは１つのデコーダ半部からは３つの論
理値「１」、および他の半部からは１つの論理値「１」
を有する）。もしこれがd1とd2の両方を「１」に強制す
るが出てゆくニイブル・パリテイ・ビツトにおいて丁度
１つのエラーを強制するならば、これは４つのビツトを
誤りニイブル・パリテイと対応するバイトにおいて相補
させることになる。しかし、これはまた反対のデコーダ
半部における２つのバイト・パリテイを相補させること
にもなり（註５により）、このため欠陥のあるバイト・
パリテイ・エンコーダの出力の如何に拘らず、少なくと
も２つのバイト・パリテイ・エラーを生じて妥当データ
・ビツトがセツトされることを阻止する。

8.第１段のシンドローム・ゼネレータの故障は高々１対
の出力c1〜c4および出力e1〜e4に影響を及ぼす（註６に
よる）ため、このような故障は高々１つのコード・パリ
テイ・ビツトを変更し得る。対応するシンドロームが同
じ欠陥のある素子を用いて計算される（復号操作と同時
に）ため、これは故障モードおよびデータ・パターンの
双方に従つて訂正を行なうかあるいは訂正を行なわな
い。もし故障が計算されたシンドローム・ビツトがデー
タ・パターンの如何に拘らず「０」である如きものであ
れば、ビツト・エラーが実際にある他の故障の故にもし
くは診断テストにより存在しなければ、読出しの際検出
されることはない。しかもこのような故障の効果は、訂
正可能なデータ・エラー・シンドロームを訂正できない
ものに変換する（即ち、４つの論理値「１」を有するシ
ンドロームを３つの論理値「１」を有するものに変更す
る）ことであり、これにより妥当データ・ビツトを拘束
する。もし故障が計算されたシンドローム・ビツトが常
に「１」もしくはパターンに感応するようなものであれ
ば、この作用は全てが「０」のシンドロームをあるパリ
テイ・ビツトを誤りの状態にあるものとして識別するシ
ンドロームに（即ち、正確に１つの論理値「１」を有す
るシンドロームに）変換することである。いずれの場合
も不適正なデータは決して生じない。

9.第２段のシンドローム・ゼネレータA,Bはそれぞれ僅
かに２つのコード・ビツトに影響を及ぼすか、そのいず
れもそれ自体で４つの全ての半分番号シンドローム・ビ
ツトを決定することはできない。このため、これら装置
のいずれか１つにおける故障は他のものが用いられる読
出しにおいて検出される。同様に、エンコーダはバツフ
アＡからの出力h1,h2およびバツフアＢからの出力i3,i4
のみに影響を及ぼし得る。しかしエンコーダ出力s1,s4
の１つのけるエラーは、不適正に符合化されたワードが
読出されてエンコーダの故障もまたその後の読出しにお
いて検出される時、第２段のシンドローム・ゼネレータ
・ビツトh1〜h4およびi1〜i4の両方に影響を及ぼすので
ある。

【図面の簡単な説明】

第１図は本発明の回路と共に用いられるパリテイ検査関
係を規定するパリテイ検査マトリツクスを示す図、第２
図および第2A図は各半回路において用いられるパリテイ
検査関係を規定する第１図に示されたパリテイ検査マト
リツクスの半部のマトリツクスを示す図、第３図は本発
明により構成されるエンコーダ／デコーダ回路のブロツ
ク図、第４図はエンコーダ／デコーダの各半分を示す更
に詳細なブロツク図、第５図は１つの入力バツフアにお
いて使用される論理ゲート・アレイの配線図、第６図は
第２の入力バツフアにおいて使用される論理ゲート・ア
レイの配線図、第７図は第１段のシンドローム・ゼネレ
ータにおける論理ゲートの接続を示す配線図、第８図は
第２段のシンドローム・ゼネレータにおけるゲートの接
続を示す配線図、第９図は第１段のシンドローム・デコ
ーダにおける論理ゲートの接続を示す設線図、第10図は
第２段のシンドローム・デコーダにおける論理ゲートを
接続を示す配線図、第11図はデータ訂正回路における論
理ゲートの接続を示す配線図、第12図はエンコーダ回路
における論理ゲートの接続を示す配線図、第13図はバイ
ト・パリテイ・エンコーダ／デコーダ回路における論理
ゲートの接続を示す配線図、第14図はバイト・パリテイ
訂正回路における論理ゲートの接続を示す配線図、第15
図はエラー条件検出回路における論理ゲートの接続を示
す配線図、および第16図はデータが妥当である時妥当デ
ータ・ビツト信号を生じる回路における論理ゲートの接
続を示す配線図である。 300,310,320……入力バス 350……バス 360,370,380……出力バス 330……エンコーダ／デコーダ回路半部 400,401,402,405,425,427,429,434,436,438,440,450,45
2,454,456,460,462,466,468,470,472,475,477,478,481,
483,485,486,487,489494,496,497,498,499……バス 410,415……バツフア 420……エンコーダ／デコーダ回路 430,442,444,484……シンドローム・ゼネレータ 458……シンドローム検出器 464……エンコーダ回路 480……エラー条件検出器 482……バイト・パリテイエンコーダ／デコーダ回路 488……データ訂正回路 490……バイト・パリテイ訂正回路 491……妥当データ・ビツト発生回路 492,493…ターミナル 500〜530,600〜630,640,642……NANDゲート 532,632……リード 702〜792,796,798,802〜816,1102〜1132,1202〜1208,13
02〜1308……排他的OR（XOR）ゲート 734,744,754,764,794,1312,1314,1600,1602,1604,1606
……インバータ 902〜920,922,924,1310,1420,1422,1428,1430,1608,161
0……NANDゲート 926,928,932,934,938,940,944,946,950,592,956,958,96
2,964,968,970,1502,1504,1612……ANDゲート 930,936,942,948,954,960,966,972,1506,1620……NORゲ
ート 1002〜1032……NANDゲート

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−277230（ＪＰ，Ａ) 特公 昭53−5101（ＪＰ，Ｂ２) 特公 昭58−48939（ＪＰ，Ｂ２) 特表 昭55−500610（ＪＰ，Ａ) 米国特許4241446（ＵＳ，Ａ) 欧州公開12828（ＥＰ，Ａ１) ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓ ｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ17 ［２］（1974）Ｐ．374−381 ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓ ｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ12 ［11］（1970）Ｐ．1886−1888 ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓ ｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ13 ［10］（1971）Ｐ．2829

Claims (28)

(57)【特許請求の範囲】
1. 【請求項１】格納および転送のためディジタル・データ
   を符号化する装置であって、該該データが複数のビット
   を有する少なくとも１つのデータ・ワードを含む装置に
   おいて、 前記データ・ワードのビットを第１のビットのグループ
   と第２のビットのグループとにわける手段を設け、各グ
   ループがデータ・ビットの総数の一部からなり、 ２つの同じシンドローム・ゼネレータ回路を含むシンド
   ローム・ゼネレータ手段を設け、該各シンドローム・ゼ
   ネレータ回路は前記データ・ビットに応答して中間シン
   ドローム信号を生じる第１手段のシンドローム・ゼネレ
   ータ回路と、前記の両方のシンドローム・ゼネレータ回
   路における前記第１手段のシンドローム・ゼネレータ回
   路からの前記中間シンドローム信号に応答して１組のパ
   リテイ検査信号を生じる第２段のシンドローム・ゼネレ
   ータ回路とからなり、 前記パリテイ検査信号を前記第１と第２のデータ・ビッ
   ト・グループに付加する手段を設けること、を特徴とす
   る符号化装置。
2. 【請求項２】前記第１および第２のデータ・ビット・グ
   ループと前記の付加したパリテイ検査信号とを組合せ
   て、転送または格納されるデータ・ワードを形成する手
   段を更に設けることを特徴とする特許請求の範囲第１項
   記載の符号化装置。
3. 【請求項３】各々の同じシンドローム・ゼネレータ回路
   の前記第１段のシンドローム・ゼネレータ回路が前記デ
   ータ・ビットに応答して複数の真の中間シンドローム信
   号と、複数の相補状態の中間シンドローム信号と、複数
   のニイブル・パリテイとを生じることを特徴とする特許
   請求の範囲第１項記載の符号化装置。
4. 【請求項４】前記第２段のシンドローム・ゼネレータ回
   路が、他の同じシンドローム・ゼネレータ回路により生
   成される前記の真の中間シンドローム信号と、前記の相
   補状態の中間シンドローム信号と、前記ニイブル・パリ
   テイ信号とに応答して相補状態のパリテイ信号を生じる
   手段を備えることを特徴とする特許請求の範囲第３項記
   載の符号化装置。
5. 【請求項５】前記第２段のシンドローム・ゼネレータ回
   路が、第１及び第２の同じ回路からなり、前記第１の回
   路は、前記他のシンドローム・ゼネレータ回路により生
   成された前記の真の中間シンドローム信号及び前記ニイ
   ブル・パリテイ信号に応答して真のパリテイ信号を生
   じ、前記第２の回路は、前記他の同じシンドローム・ゼ
   ネレータ回路により生成される前記の相補状態の中間シ
   ンドローム信号及び前記ニイブル・パリテイ信号に応答
   して相補状態のパリテイ信号を生じることを特徴とする
   特許請求の範囲第４項記載の符号化装置。
6. 【請求項６】前記第２段のシンドローム・ゼネレータ回
   路が更に、前記の真のパリテイ信号及び前記相補状態の
   パリテイ信号に応答してパリテイ検査信号を生じるエン
   コーダ回路を備えることを特徴とする特許請求の範囲第
   ５項記載の符号化装置。
7. 【請求項７】格納および転送のためディジタル・データ
   を符号化する装置であって、該データが複数のビットを
   有する少なくとも１つのデータ・ワードを含む装置にお
   いて、 前記データ・ワードのビットを第１のビット・グループ
   と第２のビット・グループとに分ける手段を設け、各グ
   ループはデータ・ビットの総数の半分からなり、 前記第１のビット・グループにおける前記データ・ビッ
   トに応答して、前記第１のグループにおけるデータ・ビ
   ットの値から第１の組のパリテイ関係を生成する第１の
   エンコーダ回路と、 前記第２のビット・グループにおける前記データ・ビッ
   トに応答して、前記第２のグループにおける前記データ
   ・ビットの値から第２の組のパリテイ関係を生じる第２
   のエンコーダ回路と、 前記第１と第２の組の選択されたものからパリテイ検査
   信号を得るパリテイ・ゼネレータ手段と、 前記第１と第２のデータ・ビット・グループに前記パリ
   テイ検査信号を付加する手段と、 を設けることを特徴とする符号化装置。
8. 【請求項８】前記第１及び第２のデータ・ビット・グル
   ープと前記の付加したパリテイ検査信号とを組合わせ
   て、転送または格納されるデータワードを形成する手段
   を更に設けることを特徴とする特許請求の範囲第７項記
   載の符号化装置。
9. 【請求項９】前記第１のエンコーダ回路と前記第２のエ
   ンコーダ回路とが同じ回路から成ることを特徴とする特
   許請求の範囲第７項記載の符号化装置。
10. 【請求項１０】前記第１のパリテイ関係の組が、第３の
    パリテイ関係のサブセットと第４パリテイ関係のサブセ
    ットからなり、前記第２のパリテイ関係の組が、第５の
    パリテイ関係のサブセットと第６のパリテイ関係のサブ
    セットからなることを特徴とする特許請求の範囲第７項
    記載の符号化装置。
11. 【請求項１１】前記第３のサブセットと前記第５のサブ
    セットとが同じパリテイ式を用いて得られ、前記第４サ
    ブセットと前記第６のサブセットとが同じパリテイ式を
    用いて得られることを特徴とする特許請求の範囲第10項
    記載の符号化装置。
12. 【請求項１２】前記パリテイ・ゼネレータ手段が、２つ
    の同じシンドローム・ゼネレータ回路からなり、第１の
    シンドローム・ゼネレータ回路は第１の組のシンドロー
    ム信号を生じ、第２のシンドローム・ゼネレータ回路は
    第２の組のシンドローム信号を生じることを特徴とする
    特許請求の範囲第11項記載の符号化装置。
13. 【請求項１３】前記第１の組のシンドローム信号が第３
    と第６のサブセットから得られ、前記第２の組のシンド
    ローム信号が前記第４と第５のサブセットから得られる
    ことを特徴とする特許請求の範囲第12項記載の符号化装
    置。
14. 【請求項１４】前記第１の組のパリテイ関係が、複数の
    真のパリテイ関係と複数の相補状態のパリテイ関係とか
    らなっており、前記第１のシンドローム・ゼネレータ回
    路が第１及び第２の同じ回路からなり、前記第１の回路
    は前記の真のパリテイ関係に応答して真のシンドローム
    信号を生じることを特徴とする特許請求の範囲第13項記
    載の符号化装置。
15. 【請求項１５】前記第１のシンドローム・ゼネレータ回
    路の前記第２の回路が、前記相補状態のパリテイ関係に
    応答して相補状態のシンドローム信号を生じることを特
    徴とする特許請求の範囲第14項記載の符号化装置。
16. 【請求項１６】前記パリテイ・ゼネレータ手段が更に、
    前記の真のシンドローム信号および前記相補状態のシン
    ドローム信号に応答して前記のパリテイ検査信号を生じ
    るエンコーダ手段を更に含むことを特徴とする特許請求
    の範囲第15項記載の符号化装置。
17. 【請求項１７】記憶領域からの検索の後または転送の後
    ディジタル・データを復号する装置であって、該データ
    は複数のデータ・ビットと前記データ・ビットに付加さ
    れる複数のパリテイ検査をビットとを有する少なくとも
    １つのデータ・ワードを含む装置において、 前記データ・ワードのビットを第１のビット・グループ
    と第２のビット・グループとにわける手段を設け、各グ
    ループはデータ・ビットの総数の一部からなっており、 前記データ・ワードのパリテイ検査ビットを第１のパリ
    テイ検査ビット・グループと第２のパリテイ検査ビット
    ・グループとに分ける手段を設け、各パリテイ検査ビッ
    ト・グループはパリテイ検査ビットの総数の一部からな
    り、 ２つの同じゼネレータの回路からなるシンドローム・ゼ
    ネレータ手段を設け、該ゼネレータ回路の各々は、前記
    グループの一方における前記データ・ビット及び前記グ
    ループの一方における前記パリテイ検査ビットに応答し
    てパリテイ検査信号を導出し、 ２つの同じデコーダ回路からなるシンドローム・デコー
    ダ手段を設け、該回路の各々は、選択されたパリテイ検
    査信号に応答して中間データ訂正信号を生じる第１段の
    デコーダ回路と、各デコーダ回路における該第１段のデ
    コーダ回路により生じる中間データ訂正信号に応答する
    第２段のデコーダ回路とからなり、 前記データ・ワードにおける前記データ・ビット及び前
    記データ訂正信号に応答して訂正されたデータ・ビット
    を生じるデータ訂正手段を設けることを特徴とするディ
    ジタル・データ複号装置。
18. 【請求項１８】記憶領域からの検索の後または転送の後
    ディジタル・データを復号する装置であって、該該デー
    タは複数のデータ・ビットと前記データ・ビットに付加
    される複数のパリテイ検査ビットとを有する少なくとも
    １つのデータ・ワードを含む装置において、 前記データ・ワードのビットを第１のビット・グループ
    と第２のビット・グループとにわける手段を設け、各グ
    ループはデータ・ビットの総数の半分からなっており、 前記データ・ワードのパリテイ検査ビットを第１のパリ
    テイ検査ビット・グループと第２のパリテイ検査ビット
    ・グループとに分ける手段を設け、各パリテイ検査ビッ
    ト・グループはパリテイ検査ビットの総数の半分からな
    り、 前記第１のデータ・ビット・グループにおけるデータ・
    ビット及び前記第１のパリテイ検査ビット・グループに
    おけるパリテイ検査ビットに応答して、前記第１のデー
    タ・ビット・グループにおけるデータ・ビットの値及び
    前記第１のパリテイ検査ビット・グループにおける前記
    パリテイ検査ビットの値から第１の組のパリテイ関係を
    生じる第１のデコーダ回路と、 前記第２のデータ・ビット・グループにおけるデータ・
    ビット及び前記第２のパリテイ検査ビット・グループに
    おけるパリテイ検査ビットに応答して、前記第２のデー
    タ・ビット・グループにおけるデータ・ビットの値及び
    前記第２のパリテイ検査ビット・グループにおける前記
    パリテイ検査ビットの値から第２の組のパリテイ関係を
    生じる第２のデコーダ回路と、 前記第１と第２の組の選択されたものからパリテイ検査
    信号を導出するシンドローム・ゼネレータ手段と、 前記パリテイ検査信号に応答してデータ訂正信号を生じ
    るシンドローム・デコータ手段と、 前記データ・ワードにおける前記データ・ビット及び前
    記データ訂正信号に応答して訂正されたデータ・ビット
    を生じるデータ訂正手段と、を設けることを特徴とする
    復号装置。
19. 【請求項１９】前記第１のデコーダ回路と前記第２のデ
    コーダ回路とが同じ回路からなることを特徴とする特許
    請求の範囲第18項記載の復号装置。
20. 【請求項２０】前記第１のパリテイ関係の組が、第３の
    パリテイ関係のサブセットと第４のパリテイ関係のサブ
    セットからなり、前記第２のパリテイ関係の組が、第５
    のパリテイ関係のサブセットと第６のパリテイ関係のサ
    ブセットからなることを特徴とする特許請求の範囲第19
    項記載の復号装置。
21. 【請求項２１】前記第３のサブセットと前記第５のサブ
    セットとが同じパリテイ式を用いて得られ、前記第４サ
    ブセットと前記第６のサブセットとが同じパリテイ式を
    用いて得られることを特徴とする特許請求の範囲第20項
    記載の復号装置。
22. 【請求項２２】前記シンドローム・ゼネレータ手段が、
    ２つの同じシンドローム・ゼネレータ回路からなり、第
    １のシンドローム・ゼネレータ回路は第１の組のシンド
    ローム信号を生じ、第２のシンドローム・ゼネレータ回
    路は第２の組のシンドローム信号を生じることを特徴と
    する特許請求の範囲第21項記載の復号装置。
23. 【請求項２３】前記第１の組のシンドローム信号が前記
    第３と第６のサブセットから得られ、前記第２の組のシ
    ンドローム信号が前記第４と第５のサブセットから得ら
    れることを特徴とする特許請求の範囲第22項記載の復号
    装置。
24. 【請求項２４】前記第１の組のパリテイ関係が、複数の
    真のパリテイ関係と複数の相補状態のパリテイ関係とか
    らなっており、前記第１のシンドローム・ゼネレータ回
    路が第１及び第２の同じ回路からなり、第１の回路は前
    記の真のパリテイ関係に応答して真のシンドローム信号
    を生じることを特徴とする特許請求の範囲第23項記載の
    復号装置。
25. 【請求項２５】前記第１のシンドローム・ゼネレータ回
    路の前記第２の回路が、前記相補状態のパリテイ関係に
    応答して相補状態のシンドローム信号を生じることを特
    徴とする特許請求の範囲第24項記載の復号装置。
26. 【請求項２６】前記シンドローム・デコーダ手段が２つ
    の同じデコーダ回路を含み、各該デコーダ回路は前記パ
    リテイ検査ビットの半分に応答して前記データ訂正信号
    の半分を生じることを特徴とする特許請求の範囲第25項
    記載の復号装置。
27. 【請求項２７】前記デコーダ回路の各々が、第１段のシ
    ンドローム・デコーダと第２段のシンドローム・デコー
    ダとからなり、該第１段のシンドローム・デコーダは前
    記パリテイ検査ビットの半分に応答して１組の中間シン
    ドローム信号を生じ、前記第２段のシンドローム・デコ
    ーダは前記デコーダ回路の両方における第１段のシンド
    ローム信号に応答して前記データ訂正信号の半分を生じ
    ることを特徴とする特許請求の範囲第26項記載の復号装
    置。
28. 【請求項２８】格納および転送のためディジタル・デー
    タを符号化する装置であって、該データが複数のビット
    を有する少なくとも１つのデータ・ワードを含む装置に
    おいて、 前記データ・ワードのビットを第１のビット・グループ
    と第２のビット・グループとにわける手段を設け、各グ
    ループはデータ・ビットの総数の一部からなっており、 前記第１のビット・グループのビットを第１の複数のニ
    イブルに分ける手段を設け、該第１の複数のニイブルの
    各々は、前記ビット・グループにおけるビットの一部か
    らなっており、 前記第２のビット・グループのビットを第２の複数のニ
    イブルに分ける手段を設け、該第２の複数のニイブルの
    各々は、前記ビット・グループにおけるビットの一部か
    らなり、 ２つの同じニイブル・パリテイ回路からなるニイブル・
    パリテイ・エンコーダ手段を設け、該ニイブル・パリテ
    イ回路の一方は、前記第１の複数のニイブルにおけるニ
    イブル・ビットに応答して前記ニイブル・ビットから１
    組のニイブル・パリテイを生じ、該ニイブル・パリテイ
    回路の他方は、前記第２の複数のニイブルにおけるニイ
    ブル・ビットに応答して前記ニイブル・ビットから１組
    のニイブル・パリテイを生じ、 前記ニイブル・パリテイの選択されたものに応答して複
    数のバイト・パリテイ・ビットを生じるバイト・パリテ
    イ・エンコーダ手段と、 前記バイト・パリテイ・ビットを前記第１と第２のデー
    タ・パリテイ・ビット・グループに付加する手段とを設
    けることを特徴とする符号化装置。