JPH087721B2 - エラー検出／訂正機構を有するデータ処理システム - Google Patents
エラー検出／訂正機構を有するデータ処理システムInfo
- Publication number
- JPH087721B2 JPH087721B2 JP4061734A JP6173492A JPH087721B2 JP H087721 B2 JPH087721 B2 JP H087721B2 JP 4061734 A JP4061734 A JP 4061734A JP 6173492 A JP6173492 A JP 6173492A JP H087721 B2 JPH087721 B2 JP H087721B2
- Authority
- JP
- Japan
- Prior art keywords
- error
- bits
- bit
- chip
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
- G06F11/1028—Adjacent errors, e.g. error in n-bit (n>1) wide storage units, i.e. package error
Description
【０００１】
【産業上の利用分野】本発明は、一般的には、メモリま
たはアレイ・チップから読み取ったデータにおけるエラ
ー検出及び訂正に関する。より具体的には、例えば、複
数のビット・エラーを検出するチップ上の機能と複数の
ビット・エラーを訂正するチップ外の機能の２つの機能
の協同使用に関する。より一般的には、本発明は、チッ
プ・レベル、ボード・レベルあるいはその他何らかの実
装レベルの、２段エラー検出／訂正を企図するものであ
る。
たはアレイ・チップから読み取ったデータにおけるエラ
ー検出及び訂正に関する。より具体的には、例えば、複
数のビット・エラーを検出するチップ上の機能と複数の
ビット・エラーを訂正するチップ外の機能の２つの機能
の協同使用に関する。より一般的には、本発明は、チッ
プ・レベル、ボード・レベルあるいはその他何らかの実
装レベルの、２段エラー検出／訂正を企図するものであ
る。
【０００２】
【従来の技術】エラー訂正コード（ＥＣＣ）は、システ
ムの信頼性及びコンピュータ半導体メモリ・システムの
データ保全性を向上させるために使用されている。エラ
ー訂正コードは、高水準のシステム信頼性を維持する費
用効果の高い手段であることが証明済みである。コンピ
ュータ・メモリ・システムで使用された初期のエラー訂
正コードは、"Bell System Technical Journal"、１９
５０年４月、ｐｐ．１４７〜１６０に所載の論文 "Erro
r Detecting and Error Correcting Codes" に記載され
ているように、R.W.ハミング（Hamming）によって発明
された、単一エラー訂正／２重エラー検出（ＳＥＣ−Ｄ
ＥＤ）コードであった。米国特許第３７５５７７９号明
細書は、基本的なＳＥＣ−ＤＥＤエラー訂正／検出法を
教示している。ただ一つのエラーがこれらのコードによ
って訂正可能であり、２重エラー検出性能はデータ損失
を防止する。"IBM Journal of Research and Developme
nt"、１９７０年７月、ｐｐ．３９５〜４０１に所載の
論文 "A Class of Optimal MinimumOdd-Weight-Column
SEC-DED Codes" で、M.Y.シャオ（Hsiao）は、ハミング
・コードを復号論理回路の速度、費用、信頼性の点で改
善した新しい部類のＳＥＣ−ＤＥＤコードを発表した。
この論理回路は、アドバンスト・マイクロ・デバイス
（Advanced Micro Device）社のＡＭ２９６０及びＡＭ
Ｚ８１６０、モトローラ（Motorola）社のＭＣ６８５４
０、テキサス・インストルメンツ（TexasInstruments）
社のＳＮ５４／７４−ＬＳ６３０及びＬＳ６３１など、
いくつかの半導体製造会社から提供されている。
ムの信頼性及びコンピュータ半導体メモリ・システムの
データ保全性を向上させるために使用されている。エラ
ー訂正コードは、高水準のシステム信頼性を維持する費
用効果の高い手段であることが証明済みである。コンピ
ュータ・メモリ・システムで使用された初期のエラー訂
正コードは、"Bell System Technical Journal"、１９
５０年４月、ｐｐ．１４７〜１６０に所載の論文 "Erro
r Detecting and Error Correcting Codes" に記載され
ているように、R.W.ハミング（Hamming）によって発明
された、単一エラー訂正／２重エラー検出（ＳＥＣ−Ｄ
ＥＤ）コードであった。米国特許第３７５５７７９号明
細書は、基本的なＳＥＣ−ＤＥＤエラー訂正／検出法を
教示している。ただ一つのエラーがこれらのコードによ
って訂正可能であり、２重エラー検出性能はデータ損失
を防止する。"IBM Journal of Research and Developme
nt"、１９７０年７月、ｐｐ．３９５〜４０１に所載の
論文 "A Class of Optimal MinimumOdd-Weight-Column
SEC-DED Codes" で、M.Y.シャオ（Hsiao）は、ハミング
・コードを復号論理回路の速度、費用、信頼性の点で改
善した新しい部類のＳＥＣ−ＤＥＤコードを発表した。
この論理回路は、アドバンスト・マイクロ・デバイス
（Advanced Micro Device）社のＡＭ２９６０及びＡＭ
Ｚ８１６０、モトローラ（Motorola）社のＭＣ６８５４
０、テキサス・インストルメンツ（TexasInstruments）
社のＳＮ５４／７４−ＬＳ６３０及びＬＳ６３１など、
いくつかの半導体製造会社から提供されている。
【０００３】基本的ＳＥＣ−ＤＥＤコードの改良が、米
国特許第４３１９３５７号明細書に開示されている。上
記特許では、メモリ・システム内でＳＥＣ−ＤＥＤコー
ドを使って、データ・ワードにおける１つの固定エラー
と１つの一時的エラーを訂正する。エラーのあるデータ
・ワードとエラー訂正コード回路によって生成されるシ
ンドロームとがセーブされ、それと同時に、欠陥のある
ワードの記憶位置を調べて、１つの固定エラーの位置が
決定される。次いで、その位置にただ１つの固定エラー
しかないと仮定してそのワードに対する「シンドロー
ム」が生成され、その後、生成されセーブされたシンド
ロームの論理和をとって、一時的エラーの位置を示す別
のシンドロームを得る。両方のエラーの位置が突き止め
られると、誤ったビットを反転することによってワード
を訂正する。
国特許第４３１９３５７号明細書に開示されている。上
記特許では、メモリ・システム内でＳＥＣ−ＤＥＤコー
ドを使って、データ・ワードにおける１つの固定エラー
と１つの一時的エラーを訂正する。エラーのあるデータ
・ワードとエラー訂正コード回路によって生成されるシ
ンドロームとがセーブされ、それと同時に、欠陥のある
ワードの記憶位置を調べて、１つの固定エラーの位置が
決定される。次いで、その位置にただ１つの固定エラー
しかないと仮定してそのワードに対する「シンドロー
ム」が生成され、その後、生成されセーブされたシンド
ロームの論理和をとって、一時的エラーの位置を示す別
のシンドロームを得る。両方のエラーの位置が突き止め
られると、誤ったビットを反転することによってワード
を訂正する。
【０００４】大きさ及び密度がますます増大するメモリ
・システムの信頼度を高めるために、２重エラー訂正、
３重エラー検出（ＤＥＣ−ＴＥＤ）コードが使用され
る。このようなコードは、例えば著書 "Error Correcti
ng Codes" 、MIT Press 社１９７２年刊で W.W.ピータ
ーソン（Peterson）及び E.J.ウェルドン（Weldon）ジ
ュニアが記載している、周知のＢＣＨコーディング理論
に基づいて構成できる。米国特許第４４６４７５３号明
細書は、ＮビットのＳＥＣ−ＤＥＤコードを、各Ｍビッ
トのＮ個のパッケージをカバーするように拡張して、所
与のパッケージにおけるＭビットの単一ビット・エラー
・シンドロームすべての排他的ＯＲをとると、各パッケ
ージに独特な復号「シンドローム」が得られるようにす
ることにより、パッケージのエラーを訂正する、モジュ
ール式エラー訂正装置を発表している。米国特許第４５
０９１７２号明細書は、パリティ検査行列Ｈによって展
開されたシンドロームを用いてエラー訂正を行うＳＥＣ
−ＤＥＤコードを開示している。上記特許はまた、誤訂
正なしに、いかにエラーを検出するかを教示している。
米国特許第４７７５９７９号明細書は、上記特許の手法
を基礎とし、上記特許と同様に検査行列Ｈを用いるが、
ランダム・エラーを訂正するだけでなく、複数の単位行
列をパリティ検査行列に加えることにより、ブロック・
エラーも訂正する。
・システムの信頼度を高めるために、２重エラー訂正、
３重エラー検出（ＤＥＣ−ＴＥＤ）コードが使用され
る。このようなコードは、例えば著書 "Error Correcti
ng Codes" 、MIT Press 社１９７２年刊で W.W.ピータ
ーソン（Peterson）及び E.J.ウェルドン（Weldon）ジ
ュニアが記載している、周知のＢＣＨコーディング理論
に基づいて構成できる。米国特許第４４６４７５３号明
細書は、ＮビットのＳＥＣ−ＤＥＤコードを、各Ｍビッ
トのＮ個のパッケージをカバーするように拡張して、所
与のパッケージにおけるＭビットの単一ビット・エラー
・シンドロームすべての排他的ＯＲをとると、各パッケ
ージに独特な復号「シンドローム」が得られるようにす
ることにより、パッケージのエラーを訂正する、モジュ
ール式エラー訂正装置を発表している。米国特許第４５
０９１７２号明細書は、パリティ検査行列Ｈによって展
開されたシンドロームを用いてエラー訂正を行うＳＥＣ
−ＤＥＤコードを開示している。上記特許はまた、誤訂
正なしに、いかにエラーを検出するかを教示している。
米国特許第４７７５９７９号明細書は、上記特許の手法
を基礎とし、上記特許と同様に検査行列Ｈを用いるが、
ランダム・エラーを訂正するだけでなく、複数の単位行
列をパリティ検査行列に加えることにより、ブロック・
エラーも訂正する。
【０００５】ただし、ＤＥＣ−ＴＥＤコードは、ＳＥＣ
−ＤＥＤコードよりも多数の検査ビットを必要とし、そ
れに応じて、エラー訂正及びエラー検出の機能を実施す
るのに、より複雑なハードウエアを必要とする。C.L.チ
ェン及び M.Y.シャオ（Hsiao）の、IBM Journal of Rea
search and Development. Ｖｏｌ．２８、Ｎｏ．２、１
９８４年３月、ｐｐ．１２４〜１３４所載の論文 "Erro
r-Correcting codes for Semiconductor Memory Applic
ations: A State-of-the-Art Review" は、半導体メモ
リの設計に適した４クラスのエラー訂正コードを記載し
ている。各コード・クラスごとに、共通して用いられる
データ長さに必要な数の検査ビットが設けられる。エラ
ー訂正及びエラー検出の様々な実施態様についても論じ
られ、エラー訂正機能をα粒子誘発エラーなどのソフト
・エラーの訂正に拡張するのに有用な若干のアルゴリズ
ムがかなり詳細に検討されている。
−ＤＥＤコードよりも多数の検査ビットを必要とし、そ
れに応じて、エラー訂正及びエラー検出の機能を実施す
るのに、より複雑なハードウエアを必要とする。C.L.チ
ェン及び M.Y.シャオ（Hsiao）の、IBM Journal of Rea
search and Development. Ｖｏｌ．２８、Ｎｏ．２、１
９８４年３月、ｐｐ．１２４〜１３４所載の論文 "Erro
r-Correcting codes for Semiconductor Memory Applic
ations: A State-of-the-Art Review" は、半導体メモ
リの設計に適した４クラスのエラー訂正コードを記載し
ている。各コード・クラスごとに、共通して用いられる
データ長さに必要な数の検査ビットが設けられる。エラ
ー訂正及びエラー検出の様々な実施態様についても論じ
られ、エラー訂正機能をα粒子誘発エラーなどのソフト
・エラーの訂正に拡張するのに有用な若干のアルゴリズ
ムがかなり詳細に検討されている。
【０００６】従来の技術で採用されているもう１つの手
法は、米国特許第４３３５４５９号明細書に開示されて
いる。上記特許は、製造収率とチップの信頼性を改善す
るため、「オン・チップ」のＥＣＣ論理機構を提案して
いる。この方式では、ユーザは、チップの増大した内部
記憶及びエラー訂正回路を知らず、これらの特性の唯一
の徴候はメモリ・チップが外部ＥＣＣ論理機構なしに使
用可能なことである。しかし、上記特許は、そのメモリ
・チップを外部ＥＣＣ論理機構と共に使用して、前記の
米国特許第４３１９３５７号でＳＥＣ−ＤＥＤコードを
用いて２個以上のエラーを訂正しているのとほぼ同じよ
うに、複数ビット・エラーの訂正を行うことを提案して
いる。この場合、「オン・チップ」と「オフ・チップ」
のＥＣＣ論理機構は独立に機能する。
法は、米国特許第４３３５４５９号明細書に開示されて
いる。上記特許は、製造収率とチップの信頼性を改善す
るため、「オン・チップ」のＥＣＣ論理機構を提案して
いる。この方式では、ユーザは、チップの増大した内部
記憶及びエラー訂正回路を知らず、これらの特性の唯一
の徴候はメモリ・チップが外部ＥＣＣ論理機構なしに使
用可能なことである。しかし、上記特許は、そのメモリ
・チップを外部ＥＣＣ論理機構と共に使用して、前記の
米国特許第４３１９３５７号でＳＥＣ−ＤＥＤコードを
用いて２個以上のエラーを訂正しているのとほぼ同じよ
うに、複数ビット・エラーの訂正を行うことを提案して
いる。この場合、「オン・チップ」と「オフ・チップ」
のＥＣＣ論理機構は独立に機能する。
【０００７】ＳＥＣ−ＤＥＤコードを用いてメモリにア
クセスする、大型処理装置の従来のメモリ・システムで
は、一般に、これらのメモリ・システムは、「１連」
（ｘ１）メモリ・チップ編成を用いて設計される。たと
えば、ＩＢＭ ３０９０ファミリーのコンピュータで
は、１メガバイトｘ１メモリ・チップ編成が用いられて
いる。ＳＥＣ−ＤＥＤコードは、すべての単一チップ障
害を訂正し、ほとんどすべての複数ビット障害を検出す
る。
クセスする、大型処理装置の従来のメモリ・システムで
は、一般に、これらのメモリ・システムは、「１連」
（ｘ１）メモリ・チップ編成を用いて設計される。たと
えば、ＩＢＭ ３０９０ファミリーのコンピュータで
は、１メガバイトｘ１メモリ・チップ編成が用いられて
いる。ＳＥＣ−ＤＥＤコードは、すべての単一チップ障
害を訂正し、ほとんどすべての複数ビット障害を検出す
る。
【０００８】メモリ・チップ密度（１チップ当りのビッ
ト）が増大するにつれて、あるいは（多重処理装置「ス
ーパー・コンピュータ」設計におけるように）より多く
のメモリ・インターリーブを設ける必要が生じるのに応
じて、複数ビットのメモリ・チップ出力が必要となる。
たとえば、５１２キロバイト×９チップ編成を使用する
ことがあり得る。このようなシステムでは、単一メモリ
・チップ障害（最大９ビット）を訂正し、複数の障害を
検出することが、依然として望ましい。標準のＳＥＣ−
ＤＥＤコードでは、問題を解決できない。この問題に取
り組むために、他のＥＣＣコードが設計されている。た
だし、これらのコードを実施する費用は、論理機構及び
関連するメモリ・チップの諸経費の面で手が出ないほど
高い。
ト）が増大するにつれて、あるいは（多重処理装置「ス
ーパー・コンピュータ」設計におけるように）より多く
のメモリ・インターリーブを設ける必要が生じるのに応
じて、複数ビットのメモリ・チップ出力が必要となる。
たとえば、５１２キロバイト×９チップ編成を使用する
ことがあり得る。このようなシステムでは、単一メモリ
・チップ障害（最大９ビット）を訂正し、複数の障害を
検出することが、依然として望ましい。標準のＳＥＣ−
ＤＥＤコードでは、問題を解決できない。この問題に取
り組むために、他のＥＣＣコードが設計されている。た
だし、これらのコードを実施する費用は、論理機構及び
関連するメモリ・チップの諸経費の面で手が出ないほど
高い。
【０００９】
【発明が解決しようとする課題】本発明の目的は、メモ
リまたはアレイ・チップ用の安価な複数エラー検出／訂
正機構を提供することにある。
リまたはアレイ・チップ用の安価な複数エラー検出／訂
正機構を提供することにある。
【００１０】本発明の他の目的は、諸経費が最小で、論
理機構費用を減少させても、単一メモリ・チップ障害に
よるすべてのエラーを検出して訂正することの可能な、
エラー訂正方式を実施するメモリを提供することにあ
る。
理機構費用を減少させても、単一メモリ・チップ障害に
よるすべてのエラーを検出して訂正することの可能な、
エラー訂正方式を実施するメモリを提供することにあ
る。
【００１１】本発明の他の具体的な目的は、１レベル当
り必要なＥＣＣビットの数を最小限に抑えながら、より
多くのチップ障害を許容する、２段のメモリまたはアレ
イ・チップのエラー検出／訂正方式を提供することにあ
る。
り必要なＥＣＣビットの数を最小限に抑えながら、より
多くのチップ障害を許容する、２段のメモリまたはアレ
イ・チップのエラー検出／訂正方式を提供することにあ
る。
【００１２】
【課題を解決するための手段】本発明によれば、この問
題は２つの機構の協同使用によって解決される。これら
の機構は、メモリ・システムの実装の２段を構成する。
本発明の好ましい実施例では、第１段は、メモリ・チッ
プ自体の上に含まれるメモリ・チップ・エラー検出／単
一エラー訂正機能であり、その特定のチップから出るビ
ット上で読取りエラーが検出されたとき、チップ・エラ
ー信号を発生する。つまり、この信号は、２個以上の出
力ビット中に１つのエラーが検出されるときだけ、活動
状態になる。この実施例では、パリティ・ビットをデー
タ・ビットに加えて、データをチップ自体から読み取る
前に、第１段が単一ビット・エラーを検出する必要をな
くす。ただし、パリティ・ビットは任意選択である。パ
リティ・ビットを省略する場合は、単一ビットがエラー
の場合、ならびに２個以上の出力ビットにエラーが検出
されたときにチップ・エラー信号が活動状態となるよう
に、単一ビット・エラーならびに複数ビット・エラーを
検出するための、チップ上での第１段エラー検出が必要
となる。第２段は、メモリ・チップの外部でチップ複数
ビット・エラー訂正コードとして実施され、メモリから
アクセスされるビット数に基づいている。第２段は、シ
ンドローム生成機構を含み、シンドローム・ビット、な
らびにチップ・エラー信号に応答して、中央演算処理装
置に、エラーなし条件、訂正可能エラー条件、または訂
正不能エラー条件が存在するか知らせる。訂正可能エラ
ーの場合、データ訂正論理機構が複数ビット・エラーを
訂正する。
題は２つの機構の協同使用によって解決される。これら
の機構は、メモリ・システムの実装の２段を構成する。
本発明の好ましい実施例では、第１段は、メモリ・チッ
プ自体の上に含まれるメモリ・チップ・エラー検出／単
一エラー訂正機能であり、その特定のチップから出るビ
ット上で読取りエラーが検出されたとき、チップ・エラ
ー信号を発生する。つまり、この信号は、２個以上の出
力ビット中に１つのエラーが検出されるときだけ、活動
状態になる。この実施例では、パリティ・ビットをデー
タ・ビットに加えて、データをチップ自体から読み取る
前に、第１段が単一ビット・エラーを検出する必要をな
くす。ただし、パリティ・ビットは任意選択である。パ
リティ・ビットを省略する場合は、単一ビットがエラー
の場合、ならびに２個以上の出力ビットにエラーが検出
されたときにチップ・エラー信号が活動状態となるよう
に、単一ビット・エラーならびに複数ビット・エラーを
検出するための、チップ上での第１段エラー検出が必要
となる。第２段は、メモリ・チップの外部でチップ複数
ビット・エラー訂正コードとして実施され、メモリから
アクセスされるビット数に基づいている。第２段は、シ
ンドローム生成機構を含み、シンドローム・ビット、な
らびにチップ・エラー信号に応答して、中央演算処理装
置に、エラーなし条件、訂正可能エラー条件、または訂
正不能エラー条件が存在するか知らせる。訂正可能エラ
ーの場合、データ訂正論理機構が複数ビット・エラーを
訂正する。
【００１３】
【実施例】上記のチェン及びシャオの論文は、２進
（ｎ，ｋ）線形ブロック・コードを記述するのに使用さ
れるｒ×ｎパリティ検査行列Ｈ（以後、Ｈ行列と記す）
の概念を記載している。ただし、ｎビットのコード・ワ
ードが、ｋ個のデータ・ビットを含み、ｒ＝ｎ−ｋであ
る。行列Ｖは、Ｈ・Ｖ’＝０の場合にのみ、コード・ワ
ードとして定義される。ただし、Ｖ’はＶの転置行列を
示す。コード化過程は、１組ｋ個のデータ・ビットに対
して、ｒ個の検査ビットを生成することからなる。Ｈ行
列はＨ＝［Ｐ，Ｉr］として表される。ただし、Ｐはｒ
×ｋの２進行列であり、Ｉrはｒ×ｒの単位行列であ
る。コード・ワードの最初のｋビットはデータ・ビッ
ト、後のｒビットは検査ビットと呼ばれる。メモリから
読み取られたワードをＵ、原コード・ワードをＶとする
と、エラー行列ＥはＵ＝Ｖ＋Ｅとして定義される。Ｕが
誤っているかどうかを決定するため、ｒビット・シンド
ロームＳをＳ＝Ｈ・Ｕ’＝Ｈ・（Ｖ’＋Ｅ’）＝Ｈ・
Ｅ’として計算する。すなわち、Ｓがすべて０のベクト
ルである場合には、ワードＵはエラーを含まないと推測
される。そうでない場合は、Ｓを使ってエラー・ベクト
ルを求める。本発明の以下の記述では、この基本的表記
法を使用する。
（ｎ，ｋ）線形ブロック・コードを記述するのに使用さ
れるｒ×ｎパリティ検査行列Ｈ（以後、Ｈ行列と記す）
の概念を記載している。ただし、ｎビットのコード・ワ
ードが、ｋ個のデータ・ビットを含み、ｒ＝ｎ−ｋであ
る。行列Ｖは、Ｈ・Ｖ’＝０の場合にのみ、コード・ワ
ードとして定義される。ただし、Ｖ’はＶの転置行列を
示す。コード化過程は、１組ｋ個のデータ・ビットに対
して、ｒ個の検査ビットを生成することからなる。Ｈ行
列はＨ＝［Ｐ，Ｉr］として表される。ただし、Ｐはｒ
×ｋの２進行列であり、Ｉrはｒ×ｒの単位行列であ
る。コード・ワードの最初のｋビットはデータ・ビッ
ト、後のｒビットは検査ビットと呼ばれる。メモリから
読み取られたワードをＵ、原コード・ワードをＶとする
と、エラー行列ＥはＵ＝Ｖ＋Ｅとして定義される。Ｕが
誤っているかどうかを決定するため、ｒビット・シンド
ロームＳをＳ＝Ｈ・Ｕ’＝Ｈ・（Ｖ’＋Ｅ’）＝Ｈ・
Ｅ’として計算する。すなわち、Ｓがすべて０のベクト
ルである場合には、ワードＵはエラーを含まないと推測
される。そうでない場合は、Ｓを使ってエラー・ベクト
ルを求める。本発明の以下の記述では、この基本的表記
法を使用する。
【００１４】図面、具体的に図１を参照すると、本発明
による２段エラー検出／訂正実施態様の構成図が示され
ている。メモリ・システム１０は中央演算処理装置（Ｃ
ＰＵ）１２からのデータを記憶し、ＣＰＵ１２はメモリ
・システム１０にアクセスしてデータを検索する。図の
例では、３２ビット幅のデータ・ワードがメモリ・シス
テム１０の複数のメモリ・チップ１１０、１１１、１１
２、…１１７及び１１Ｃに記憶されている。以下でより
詳しく説明するように、これらのチップの最初の８個が
データを記憶し、９番目のチップ１１Ｃは検査ビットを
記憶する。線１３上の３２データ・ビットがメモリ・シ
ステム１０に送られてメモリ・チップ１１０〜１１７に
記憶され、また検査ビット生成機構１４に送られて、チ
ップ１１Ｃに記憶される検査ビットＣ0ないしＣ3を生成
する。
による２段エラー検出／訂正実施態様の構成図が示され
ている。メモリ・システム１０は中央演算処理装置（Ｃ
ＰＵ）１２からのデータを記憶し、ＣＰＵ１２はメモリ
・システム１０にアクセスしてデータを検索する。図の
例では、３２ビット幅のデータ・ワードがメモリ・シス
テム１０の複数のメモリ・チップ１１０、１１１、１１
２、…１１７及び１１Ｃに記憶されている。以下でより
詳しく説明するように、これらのチップの最初の８個が
データを記憶し、９番目のチップ１１Ｃは検査ビットを
記憶する。線１３上の３２データ・ビットがメモリ・シ
ステム１０に送られてメモリ・チップ１１０〜１１７に
記憶され、また検査ビット生成機構１４に送られて、チ
ップ１１Ｃに記憶される検査ビットＣ0ないしＣ3を生成
する。
【００１５】メモリ・システム１０から読み取られた３
２データ・ビットは、線１５上で、データ訂正機構１６
及び検査ビット生成機構１４’に進む。検査ビット生成
機構１４’は、検査ビット生成機構１４と同様に、検査
ビットＣ0〜Ｃ3を生成する。実際の実施態様では、検査
ビット生成機構１４及び１４’は全く同じである。検査
ビット生成機能１４及び１４’は排他的ＯＲツリーであ
る。
２データ・ビットは、線１５上で、データ訂正機構１６
及び検査ビット生成機構１４’に進む。検査ビット生成
機構１４’は、検査ビット生成機構１４と同様に、検査
ビットＣ0〜Ｃ3を生成する。実際の実施態様では、検査
ビット生成機構１４及び１４’は全く同じである。検査
ビット生成機能１４及び１４’は排他的ＯＲツリーであ
る。
【００１６】検査ビット生成機構１４’からの検査ビッ
トＣ0〜Ｃ3とメモリ・チップ１１Ｃから読み取った検査
ビットＣ0〜Ｃ3をシンドローム生成機構１８で比較し
て、メモリ・システム１０から読み取ったコード・ワー
ドに対するシンドロームＳ1を生成する。次いで、シン
ドロームＳ1が、シンドローム復号機構１９に供給さ
れ、シンドローム復号機構１９は、線１５を介してメモ
リ・システム１０から読み取られたデータを訂正するた
めに、線２１上でデータ訂正機構１６への出力を生成す
る。シンドローム復号機構１９の基本的構成は、図の例
では、３２個の両方向ＡＮＤゲート及び追加論理機構を
含んでいる。追加論理機構は、エラーなし（ＮＥ）、訂
正可能エラー（ＣＥ）または訂正不能エラー（ＮＣＥ）
を示す出力をＣＰＵ１２に供給する。データ訂正機構１
６の構成は、やはり図の例では、３２個の両方向排他的
ＯＲゲートを含んでいる。
トＣ0〜Ｃ3とメモリ・チップ１１Ｃから読み取った検査
ビットＣ0〜Ｃ3をシンドローム生成機構１８で比較し
て、メモリ・システム１０から読み取ったコード・ワー
ドに対するシンドロームＳ1を生成する。次いで、シン
ドロームＳ1が、シンドローム復号機構１９に供給さ
れ、シンドローム復号機構１９は、線１５を介してメモ
リ・システム１０から読み取られたデータを訂正するた
めに、線２１上でデータ訂正機構１６への出力を生成す
る。シンドローム復号機構１９の基本的構成は、図の例
では、３２個の両方向ＡＮＤゲート及び追加論理機構を
含んでいる。追加論理機構は、エラーなし（ＮＥ）、訂
正可能エラー（ＣＥ）または訂正不能エラー（ＮＣＥ）
を示す出力をＣＰＵ１２に供給する。データ訂正機構１
６の構成は、やはり図の例では、３２個の両方向排他的
ＯＲゲートを含んでいる。
【００１７】これまでに説明してきた図のエラー検出／
訂正回路は、従来型のものであり、事実、多くのＳＥＣ
−ＤＥＤメモリ・システムの典型である。上記のエラー
検出／訂正回路は「オフ・チップ」、すなわち本発明に
関してより一般的に述べると、第２段のものである。図
１に示すように、本発明は、この第２段だけでなく、第
１段、この場合は「オン・チップ」のエラー検出をも企
図している。すなわち、各メモリ・チップ１１０〜１１
Ｃは、４ビット出力だけでなく、チップ・エラー信号
（ＣＥＳ）をも生成する。このＣＥＳは「オン・チッ
プ」ＥＣＣ論理機構によって発生され、そのチップ用の
メモリ・アレイから読み取られたワードにエラーが検出
されたとき活動状態になる。図１に示した例では、９個
のメモリ・チップ１１０〜１１Ｃがあるので、９個のチ
ップ・エラー信号（ＣＥＳ）が線２２上に存在し、シン
ドローム生成機構１８からの４ビット・シンドロームＳ
1に加えて、それらもシンドローム復号機構１９に供給
される。
訂正回路は、従来型のものであり、事実、多くのＳＥＣ
−ＤＥＤメモリ・システムの典型である。上記のエラー
検出／訂正回路は「オフ・チップ」、すなわち本発明に
関してより一般的に述べると、第２段のものである。図
１に示すように、本発明は、この第２段だけでなく、第
１段、この場合は「オン・チップ」のエラー検出をも企
図している。すなわち、各メモリ・チップ１１０〜１１
Ｃは、４ビット出力だけでなく、チップ・エラー信号
（ＣＥＳ）をも生成する。このＣＥＳは「オン・チッ
プ」ＥＣＣ論理機構によって発生され、そのチップ用の
メモリ・アレイから読み取られたワードにエラーが検出
されたとき活動状態になる。図１に示した例では、９個
のメモリ・チップ１１０〜１１Ｃがあるので、９個のチ
ップ・エラー信号（ＣＥＳ）が線２２上に存在し、シン
ドローム生成機構１８からの４ビット・シンドロームＳ
1に加えて、それらもシンドローム復号機構１９に供給
される。
【００１８】図２には、メモリ・チップ１１０〜１１Ｃ
の典型的なチップの構成図が示されている。チップは、
データ・ビット、またチップ１１Ｃの場合は検査ビット
が記憶されている、メモリ・アレイ２４を含んでいる。
ＣＰＵ１２からの線２３上でアドレスがメモリ・アレイ
２４に供給され、メモリ・アレイ２４は６４データ・ビ
ット及び８検査ビットを出力としてエラー検査／訂正論
理機構２６に出す。エラー検査／訂正論理機構２６は、
ＣＥＳ信号を線２７上で生成し、この信号は、６４ビッ
ト内部ＥＣＣ「ワード」中でエラーが検出されるとき活
動状態（すなわち論理“１”）になる。その間に、６４
ビット・データ「ワード」がデータ・バッファならびに
６４−４選択回路２８に渡される。選択回路２８はま
た、線２３を介してアドレスを受け取り、４データ・ビ
ットをチップのデータ出力として出力する。ＣＥＳ信号
は、内部６４ビット・オンチップ・ワード中でエラーが
検出されるとき活動化されることに留意されたい。検出
されたエラーは、データ選択回路２８によって読み出さ
れる実際の４ビット中にあることもそうでないこともあ
る。要は、４出力データ・ビットのどれかが誤っている
場合には、ＣＥＳ信号が活動状態になることである。し
かし、ＣＥＳ信号が活動状態にあることは、４個の出力
データ・ビットのどれかが誤っていることを暗示するも
のではない。活動状態のＣＥＳ信号は、データ・アレイ
から読み取られた６４ビットのうち少なくとも１ビット
が誤っていることが検出されたことを意味するにすぎな
い。
の典型的なチップの構成図が示されている。チップは、
データ・ビット、またチップ１１Ｃの場合は検査ビット
が記憶されている、メモリ・アレイ２４を含んでいる。
ＣＰＵ１２からの線２３上でアドレスがメモリ・アレイ
２４に供給され、メモリ・アレイ２４は６４データ・ビ
ット及び８検査ビットを出力としてエラー検査／訂正論
理機構２６に出す。エラー検査／訂正論理機構２６は、
ＣＥＳ信号を線２７上で生成し、この信号は、６４ビッ
ト内部ＥＣＣ「ワード」中でエラーが検出されるとき活
動状態（すなわち論理“１”）になる。その間に、６４
ビット・データ「ワード」がデータ・バッファならびに
６４−４選択回路２８に渡される。選択回路２８はま
た、線２３を介してアドレスを受け取り、４データ・ビ
ットをチップのデータ出力として出力する。ＣＥＳ信号
は、内部６４ビット・オンチップ・ワード中でエラーが
検出されるとき活動化されることに留意されたい。検出
されたエラーは、データ選択回路２８によって読み出さ
れる実際の４ビット中にあることもそうでないこともあ
る。要は、４出力データ・ビットのどれかが誤っている
場合には、ＣＥＳ信号が活動状態になることである。し
かし、ＣＥＳ信号が活動状態にあることは、４個の出力
データ・ビットのどれかが誤っていることを暗示するも
のではない。活動状態のＣＥＳ信号は、データ・アレイ
から読み取られた６４ビットのうち少なくとも１ビット
が誤っていることが検出されたことを意味するにすぎな
い。
【００１９】図３は、（３６，３２）エラー訂正コード
用のＨ行列の１例を示している。この行列は、図１及び
図２に示すように、４ビットのメモリ・チップ・データ
幅をとる。メモリ・チップ上のＥＣＣ論理機構２６から
のＣＥＳ信号は、チップ・データ・ビットに１ビットの
エラーまたは複数ビットのエラーが存在するとき活動状
態になる。
用のＨ行列の１例を示している。この行列は、図１及び
図２に示すように、４ビットのメモリ・チップ・データ
幅をとる。メモリ・チップ上のＥＣＣ論理機構２６から
のＣＥＳ信号は、チップ・データ・ビットに１ビットの
エラーまたは複数ビットのエラーが存在するとき活動状
態になる。
【００２０】次式で、記号∧は論理ＡＮＤ演算を表し、
記号∨は論理ＯＲ演算を表す。また、式を実施する際に
論理ＮＯＲ演算を定義する論理恒等式
記号∨は論理ＯＲ演算を表す。また、式を実施する際に
論理ＮＯＲ演算を定義する論理恒等式
【数１】 を用いることができる。図３に示す（３６，３２）コー
ド用のＥＣＣ方程式は、次の通りである。シンドローム復号機構１９への入力 ＣＥＳ0，．．．，ＣＥＳ7，ＣＥＳC−メモリ・チップ・エラー信号 Ｓ0，Ｓ1，Ｓ2，Ｓ4−Ｃ0，Ｃ1，Ｃ2，Ｃ3 からの４シンドローム・ビットチップ・エラー指示
ド用のＥＣＣ方程式は、次の通りである。シンドローム復号機構１９への入力 ＣＥＳ0，．．．，ＣＥＳ7，ＣＥＳC−メモリ・チップ・エラー信号 Ｓ0，Ｓ1，Ｓ2，Ｓ4−Ｃ0，Ｃ1，Ｃ2，Ｃ3 からの４シンドローム・ビットチップ・エラー指示
【数２】 訂正可能エラー指示 ＣＥ＝Ｃ0Ｅ∨Ｃ1Ｅ∨．．．∨Ｃ7Ｅ∨ＣCＥエラーなし指示
【数３】 個別訂正ビット指示
【数４】 訂正不能エラー指示
【数５】
【００２１】図４、図５及び図６は、図１及び図２に示
した例で、シンドローム復号機構１９の回路の論理配線
図を示している。この回路は、上記の方程式を実施した
ものである。まず図４では、メモリ・チップ・エラー信
号ＣＥＳ0〜ＣＥＳCがそれぞれ複数の８元ＡＮＤゲート
４０〜４７に入力される。これらの各信号がそれぞれイ
ンバータ５０〜５７で反転され、反転信号が他の７つの
ＡＮＤゲートに入力される。したがって、ＡＮＤゲート
４０〜４７の出力は、チップ・エラー指示信号Ｃ0Ｅ〜
ＣCＥであり、ＯＲゲート５８に入力されて信号ＣＥを
生成する。信号ＣＥは、ただ１つのＣＥＳ信号が活動状
態にあり、訂正可能エラーまたはエラーなしを意味する
ことを示す。すなわち、アレイから読み取られた６４ビ
ット中でオン・チップＥＣＣ論理機構によって１つのエ
ラーが検出されたので、ＣＥＳ信号が活動状態となり得
るが、実際にチップから読み出された６４ビットのうち
から選択された４個のビットにはエラーのないこともあ
る。
した例で、シンドローム復号機構１９の回路の論理配線
図を示している。この回路は、上記の方程式を実施した
ものである。まず図４では、メモリ・チップ・エラー信
号ＣＥＳ0〜ＣＥＳCがそれぞれ複数の８元ＡＮＤゲート
４０〜４７に入力される。これらの各信号がそれぞれイ
ンバータ５０〜５７で反転され、反転信号が他の７つの
ＡＮＤゲートに入力される。したがって、ＡＮＤゲート
４０〜４７の出力は、チップ・エラー指示信号Ｃ0Ｅ〜
ＣCＥであり、ＯＲゲート５８に入力されて信号ＣＥを
生成する。信号ＣＥは、ただ１つのＣＥＳ信号が活動状
態にあり、訂正可能エラーまたはエラーなしを意味する
ことを示す。すなわち、アレイから読み取られた６４ビ
ット中でオン・チップＥＣＣ論理機構によって１つのエ
ラーが検出されたので、ＣＥＳ信号が活動状態となり得
るが、実際にチップから読み出された６４ビットのうち
から選択された４個のビットにはエラーのないこともあ
る。
【００２２】図５は、エラーなし信号ＮＥを生成する回
路を示している。シンドローム生成機構１８からのシン
ドローム・ビットがそれぞれインバータ６０〜６３によ
って反転され、反転シンドローム・ビットがＡＮＤゲー
ト６４に入力される。したがって、ＡＮＤゲート６４の
出力は、活動状態にあるシンドローム・ビットがないこ
とを示している。明らかに、４個のインバータ６０〜６
３及びＡＮＤゲート６４を１つのＮＯＲゲートで置き換
えることが可能である。その間に、チップ・エラー信号
ＣＥＳ0〜ＣＥＳCがＯＲゲート６５に入力され、その出
力がインバータ６６によって反転される。インバータ６
６からの出力は、活動状態にあるチップ・エラー信号が
ないことを示している。この場合も、ＯＲゲート６５及
びインバータ６６を１つのＮＯＲゲートで置き換えるこ
とが可能である。図４におけるＯＲゲート５８からの訂
正可能エラー信号ＣＥ及びインバータ６６の出力がＯＲ
ゲート６７に入力され、このゲートは活動状態にあるチ
ップ・エラー信号が１つある、またはないことを示す出
力を提供する。この出力及びＡＮＤゲート６４からの出
力がＡＮＤゲート６８に入力され、ＡＮＤゲート６８は
エラーなし信号ＮＥを生成する。訂正不能エラー信号Ｎ
ＣＥが、ＯＲゲート５８からのＣＥ信号及びＡＮＤゲー
ト６８からのＮＥ信号をその入力としているＮＯＲゲー
ト６９により生成される。したがって、ＣＥもＮＥも活
動状態にない場合には、ＮＯＲゲート６９の出力が活動
状態となり、ＣＰＵに訂正不能エラーが検出されている
ことを示す。
路を示している。シンドローム生成機構１８からのシン
ドローム・ビットがそれぞれインバータ６０〜６３によ
って反転され、反転シンドローム・ビットがＡＮＤゲー
ト６４に入力される。したがって、ＡＮＤゲート６４の
出力は、活動状態にあるシンドローム・ビットがないこ
とを示している。明らかに、４個のインバータ６０〜６
３及びＡＮＤゲート６４を１つのＮＯＲゲートで置き換
えることが可能である。その間に、チップ・エラー信号
ＣＥＳ0〜ＣＥＳCがＯＲゲート６５に入力され、その出
力がインバータ６６によって反転される。インバータ６
６からの出力は、活動状態にあるチップ・エラー信号が
ないことを示している。この場合も、ＯＲゲート６５及
びインバータ６６を１つのＮＯＲゲートで置き換えるこ
とが可能である。図４におけるＯＲゲート５８からの訂
正可能エラー信号ＣＥ及びインバータ６６の出力がＯＲ
ゲート６７に入力され、このゲートは活動状態にあるチ
ップ・エラー信号が１つある、またはないことを示す出
力を提供する。この出力及びＡＮＤゲート６４からの出
力がＡＮＤゲート６８に入力され、ＡＮＤゲート６８は
エラーなし信号ＮＥを生成する。訂正不能エラー信号Ｎ
ＣＥが、ＯＲゲート５８からのＣＥ信号及びＡＮＤゲー
ト６８からのＮＥ信号をその入力としているＮＯＲゲー
ト６９により生成される。したがって、ＣＥもＮＥも活
動状態にない場合には、ＮＯＲゲート６９の出力が活動
状態となり、ＣＰＵに訂正不能エラーが検出されている
ことを示す。
【００２３】図６は、個々の訂正ビット表示の生成を示
している。図４のそれぞれＡＮＤゲート４０〜４７によ
って生成されたチップ・エラー信号Ｃ0Ｅ〜ＣCＥが復号
機構行列７０に入力される。この行列は、各チップ・エ
ラー信号をシンドローム生成機構１８からの対応するシ
ンドローム・ビットＳ0〜Ｓ3と組み合わせて、データ訂
正機構１６中のデータ訂正論理機構用の適当な訂正ビッ
ト指示を生成する、３２個の２元ＡＮＤゲートから構成
されている。採用した記号表記法で、添字の上から第１
桁はチップ、第２桁はチップの中のビットを指す。すな
わち、訂正ビット表示ＣＢ42はチップ４中の訂正ビット
２を意味する。
している。図４のそれぞれＡＮＤゲート４０〜４７によ
って生成されたチップ・エラー信号Ｃ0Ｅ〜ＣCＥが復号
機構行列７０に入力される。この行列は、各チップ・エ
ラー信号をシンドローム生成機構１８からの対応するシ
ンドローム・ビットＳ0〜Ｓ3と組み合わせて、データ訂
正機構１６中のデータ訂正論理機構用の適当な訂正ビッ
ト指示を生成する、３２個の２元ＡＮＤゲートから構成
されている。採用した記号表記法で、添字の上から第１
桁はチップ、第２桁はチップの中のビットを指す。すな
わち、訂正ビット表示ＣＢ42はチップ４中の訂正ビット
２を意味する。
【００２４】表１に、本発明による２段エラー検出／訂
正システムがとる動作を要約して示す。
正システムがとる動作を要約して示す。
【表１】 図７は、別の単一チップ複数ビット・エラー訂正コード
用のＨ行列の例を示している。図のコードは、５１２キ
ロバイト×９チップなど「９連」ビット・チップを用い
るメモリ・システムからのフルワード・アクセス用の
（４５，３２）ビット・コードである。つまり、図５に
は、５個のチップ、すなわち４個のデータ・チップと１
個の検査チップが存在する。各チップの各バイトに続く
９番目のビットは、パリティ・ビットである。チップ
に、図２に示したような単一ビットＥＣＣ論理機構が設
けられているとすると、図３の説明からわかるように、
パリティ・ビットは任意選択である。このコードでは、
シンドローム・ビットは検査ビット＋パリティ・ビット
である。つまり、このコードでは、ｎ＝４５、ｋ＝１
３、ｒ＝３２であり、図７に示した（４３，３２）Ｈ行
列を形成する。
用のＨ行列の例を示している。図のコードは、５１２キ
ロバイト×９チップなど「９連」ビット・チップを用い
るメモリ・システムからのフルワード・アクセス用の
（４５，３２）ビット・コードである。つまり、図５に
は、５個のチップ、すなわち４個のデータ・チップと１
個の検査チップが存在する。各チップの各バイトに続く
９番目のビットは、パリティ・ビットである。チップ
に、図２に示したような単一ビットＥＣＣ論理機構が設
けられているとすると、図３の説明からわかるように、
パリティ・ビットは任意選択である。このコードでは、
シンドローム・ビットは検査ビット＋パリティ・ビット
である。つまり、このコードでは、ｎ＝４５、ｋ＝１
３、ｒ＝３２であり、図７に示した（４３，３２）Ｈ行
列を形成する。
【００２６】図７を検討すると、各バイトが別々のチッ
プ上に記憶されている、バイト内の障害用の非常に簡単
な複数ビット訂正方式が明らかになる。チップ内の最初
の８ビット（すなわち、「データ」ビット）はそれぞれ
ただ１個の「検査」ビットに関連している。チップのエ
ラー信号（ＣＥＳ）が示すように、単一の１チップが障
害を起こした場合には、対応するどの「シンドローム」
ビットが活動状態にあるかを記憶することにより、デー
タ・ビット障害のいずれかまたはすべてが訂正できる。
ただ１つのチップが故障を起こしているものとすれば、
起こり得る各エラーは、一意的シンドロームを有する。
各バイトの９番目のビットは最初の８ビットのパリティ
・ビットであるが、これを使って、チップ・エラー信号
の状態にかかわらず、単一ビットがいつ誤っているかを
示す。したがって、メモリ・チップ・エラー検出論理機
構が、たとえば出力ドライバ障害など、単一ビット障害
を検出する必要はない。
プ上に記憶されている、バイト内の障害用の非常に簡単
な複数ビット訂正方式が明らかになる。チップ内の最初
の８ビット（すなわち、「データ」ビット）はそれぞれ
ただ１個の「検査」ビットに関連している。チップのエ
ラー信号（ＣＥＳ）が示すように、単一の１チップが障
害を起こした場合には、対応するどの「シンドローム」
ビットが活動状態にあるかを記憶することにより、デー
タ・ビット障害のいずれかまたはすべてが訂正できる。
ただ１つのチップが故障を起こしているものとすれば、
起こり得る各エラーは、一意的シンドロームを有する。
各バイトの９番目のビットは最初の８ビットのパリティ
・ビットであるが、これを使って、チップ・エラー信号
の状態にかかわらず、単一ビットがいつ誤っているかを
示す。したがって、メモリ・チップ・エラー検出論理機
構が、たとえば出力ドライバ障害など、単一ビット障害
を検出する必要はない。
【００２７】一例として、バイト１のビット１、４、５
が誤っていると仮定する。図７のコードを使えば、結果
として得られるシンドロームはバイト１のチップ・エラ
ー検出信号と検査ビット１、４、５、及びＰ１となる。
この「シンドローム」は、このエラー特有であり、した
がって、誤っているビットは訂正することができる。他
にチップ・エラー信号もパリティ・ビット信号もなけれ
ば、バイト１のメモリ・チップだけが障害を起こしてお
り、他に障害のあるものはないことを示すことに留意さ
れたい。
が誤っていると仮定する。図７のコードを使えば、結果
として得られるシンドロームはバイト１のチップ・エラ
ー検出信号と検査ビット１、４、５、及びＰ１となる。
この「シンドローム」は、このエラー特有であり、した
がって、誤っているビットは訂正することができる。他
にチップ・エラー信号もパリティ・ビット信号もなけれ
ば、バイト１のメモリ・チップだけが障害を起こしてお
り、他に障害のあるものはないことを示すことに留意さ
れたい。
【００２８】第二の例として、バイト１のビット１、
４、５が誤っており、バイト２のビット１も誤っている
と仮定する。結果として得られるシンドロームは、バイ
ト２のエラー信号を伴うかまたは伴わないバイト１のチ
ップ・エラー信号と、検査ビット４、５、Ｐ１及びＰ２
である。このシンドロームは一意的ではないので、訂正
は可能でない。ただし、エラーは誤訂正なしに検出され
る。
４、５が誤っており、バイト２のビット１も誤っている
と仮定する。結果として得られるシンドロームは、バイ
ト２のエラー信号を伴うかまたは伴わないバイト１のチ
ップ・エラー信号と、検査ビット４、５、Ｐ１及びＰ２
である。このシンドロームは一意的ではないので、訂正
は可能でない。ただし、エラーは誤訂正なしに検出され
る。
【００２９】パリティ・ビットを各チップのデータの各
記号フィールドにわたって組み込んだ（４５，３２）コ
ードの例では、複数ビット・エラーが存在するときだ
け、チップ・エラー信号が活動状態になる。パリティ・
ビットがこの情報を直接提供するので、単一ビット・エ
ラー用のチップ・エラー信号の活動化は不要である。パ
リティ・ビットを用いる２段のエラー検出／訂正方式
は、例えば図３に示したパリティ・ビットなしの（３
６，３２）コードよりも高価であるが、パリティ・ビッ
トを追加すると、メモリとＥＣＣ論理機構の間の、また
オフ・チップ・ドライバ中の結線（ワイヤ）中の単一障
害の検出及び訂正が可能となる。これは、（「ワイヤ」
上の）出力データ・ビットをメモリ・アレイ２４からの
所期のデータ出力と比較するオンチップ論理機構（図
２）が設けられていない限り、パリティ・ビットなしに
は不可能である。また、チップＥＣＣ論理機構は、単一
ビット・エラーならびに複数ビット・エラーを検出しな
ければならない。パリティ・ビットを用いると、チップ
ＥＣＣ論理機構は複数ビット・エラーを検出し、複数ビ
ット・エラー用のＣＥＳエラー信号を活動化するだけで
よい。
記号フィールドにわたって組み込んだ（４５，３２）コ
ードの例では、複数ビット・エラーが存在するときだ
け、チップ・エラー信号が活動状態になる。パリティ・
ビットがこの情報を直接提供するので、単一ビット・エ
ラー用のチップ・エラー信号の活動化は不要である。パ
リティ・ビットを用いる２段のエラー検出／訂正方式
は、例えば図３に示したパリティ・ビットなしの（３
６，３２）コードよりも高価であるが、パリティ・ビッ
トを追加すると、メモリとＥＣＣ論理機構の間の、また
オフ・チップ・ドライバ中の結線（ワイヤ）中の単一障
害の検出及び訂正が可能となる。これは、（「ワイヤ」
上の）出力データ・ビットをメモリ・アレイ２４からの
所期のデータ出力と比較するオンチップ論理機構（図
２）が設けられていない限り、パリティ・ビットなしに
は不可能である。また、チップＥＣＣ論理機構は、単一
ビット・エラーならびに複数ビット・エラーを検出しな
ければならない。パリティ・ビットを用いると、チップ
ＥＣＣ論理機構は複数ビット・エラーを検出し、複数ビ
ット・エラー用のＣＥＳエラー信号を活動化するだけで
よい。
【００３０】図７に示したエラー・コードは、次のよう
に一般化できる。Ｎビット幅のメモリ・チップでは、Ｎ
−１ビットがデータとして用いられ、Ｎ番目のビットは
始めのＮ−１ビットのパリティとして用いられる。さら
に、検査ビット・メモリ・チップが必要である。結果と
して得られるコードは、幅Ｎ＋Ｍビットである。ただ
し、Ｍはワード長をＮ−１で割った商である。たとえ
ば、チップの幅が１７ビットであり、ワード長が６４ビ
ットであれば、結果として得られるコードは、６４デー
タ・ビットごとに、６４／１６すなわち４＋１７に等し
い２１個の検査ビット、すなわち（８５，６４）ビット
・コードとなる。この場合も、チップ・エラー信号（Ｃ
ＥＳ）とともに用いると、１チップ訂正、複数チップ検
出機能がもたらされる。この場合、すべてのエラーが同
じメモリ・チップからのものであれば、最大１７個の同
時エラーが訂正できる。
に一般化できる。Ｎビット幅のメモリ・チップでは、Ｎ
−１ビットがデータとして用いられ、Ｎ番目のビットは
始めのＮ−１ビットのパリティとして用いられる。さら
に、検査ビット・メモリ・チップが必要である。結果と
して得られるコードは、幅Ｎ＋Ｍビットである。ただ
し、Ｍはワード長をＮ−１で割った商である。たとえ
ば、チップの幅が１７ビットであり、ワード長が６４ビ
ットであれば、結果として得られるコードは、６４デー
タ・ビットごとに、６４／１６すなわち４＋１７に等し
い２１個の検査ビット、すなわち（８５，６４）ビット
・コードとなる。この場合も、チップ・エラー信号（Ｃ
ＥＳ）とともに用いると、１チップ訂正、複数チップ検
出機能がもたらされる。この場合、すべてのエラーが同
じメモリ・チップからのものであれば、最大１７個の同
時エラーが訂正できる。
【００３１】
【発明の効果】本発明により、メモリまたはアレイ用の
安価な複数エラー検出／訂正機構を提供できる。
安価な複数エラー検出／訂正機構を提供できる。
【図１】本発明による、２段エラー検出／訂正システム
の実施態様の構成図である。
の実施態様の構成図である。
【図２】本発明による、２段エラー検出／訂正システム
のオンチップ機能の構成図である。
のオンチップ機能の構成図である。
【図３】本発明の一態様による、４５、３２エラー訂正
コードのＨ行列を示す図である。
コードのＨ行列を示す図である。
【図４】図１の実施例に示したシンドローム復号機構の
論理回路図である。
論理回路図である。
【図５】図１の実施例に示したシンドローム復号機構の
論理回路図である。
論理回路図である。
【図６】図１の実施例に示したシンドローム復号機構の
論理回路図である。
論理回路図である。
【図７】本発明の別の態様による、３６、３２エラー訂
正コードのＨ行列を示す図である。
正コードのＨ行列を示す図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 イー・ミング・ティング アメリカ合衆国12518、ニューヨーク州コ ーンウォール、ルート ９ダブリュー 400
Claims (4)
- 【請求項１】各々がＭ個のデータ・ビットを格納し、全
体としてＮ個のデータ・ビットを格納する複数の第１段
メモリ・パッケージと、 上記第１段メモリ・パッケージから読み取ったＮ個のデ
ータ・ビットからＭ個のデータ出力メモリ記憶ビットを
選択するデータ選択手段と、 上記複数の第１段メモリ・パッケージの各々に記憶され
たデータ・ビットに対応するＭ個のエラー検出検査ビッ
トを格納する検査ビット・メモリ・パッケージと、 上記第１段メモリ・パッケージの各々から読み取った別
々のＭビットから、上記第１段メモリ・パッケージから
のＮ個のデータ・ビットにおける複数ビットのエラー及
び単一ビット・エラーを指示するＭ個の検査出力ビット
より成る出力エラー信号を生成する検査ビット生成手段
と、 上記複数の第１段メモリ・パッケージの各々からのＭ個
のデータ・ビット、上記検査ビット・メモリ・パッケー
ジからのＭ個のエラー検出検査ビット、及び上記検査ビ
ット生成手段により与えられる、上記各第１段メモリ・
パッケージからの上記出力エラー信号に応答して、任意
の第１段メモリ・パッケージからの複数ビット・エラー
又は単一ビット・エラーを訂正し、あるいは上記第１段
メモリ・パッケージの２以上のものからのデータ・ビッ
ト・エラーを検出する第２段データ・ビット訂正手段
と、 からなる、メモリ用のエラー検出／訂正機構を有するデ
ータ処理システム。 - 【請求項２】上記第２段データ・ビット訂正手段が、 上記検査ビット生成手段によって生成された上記出力エ
ラー信号、及び上記検査ビット・メモリ・パッケージか
らのＭ個のエラー検出検査ビットに応答して、Ｍ個のシ
ンドローム・ビットを生成する、シンドローム生成手段
と、 上記シンドローム・ビットと、上記複数の第１段メモリ
・パッケージの各々からの上記の出力エラー信号とに応
答して、上記第１段メモリ・パッケージの１つからの単
一または複数のエラー用の個別の訂正ビット信号を生成
する、シンドローム復号手段と、 を含むことを特徴とする、請求項１のエラー検出／訂正
機構を有するデータ処理システム。 - 【請求項３】上記シンドローム復号手段は、上記シンド
ローム・ビットと、上記複数の第１段メモリ・パッケー
ジの各々からの上記の出力エラー信号とに応答して、エ
ラーなし信号、訂正可能エラー信号、または訂正不能エ
ラー信号を生成することを特徴とする、請求項２のエラ
ー検出／訂正機構を有するデータ処理システム。 - 【請求項４】上記複数の第１段メモリ・パッケージが、
オンチップ・エラー検出論理手段をもつ個別のメモリ・
チップであることを特徴とする、請求項１のエラー検出
／訂正の機構を有するデータ処理システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/675,994 US5418796A (en) | 1991-03-26 | 1991-03-26 | Synergistic multiple bit error correction for memory of array chips |
| US675994 | 1991-03-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05241975A JPH05241975A (ja) | 1993-09-21 |
| JPH087721B2 true JPH087721B2 (ja) | 1996-01-29 |
Family
ID=24712780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4061734A Expired - Lifetime JPH087721B2 (ja) | 1991-03-26 | 1992-03-18 | エラー検出／訂正機構を有するデータ処理システム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5418796A (ja) |
| JP (1) | JPH087721B2 (ja) |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6367046B1 (en) * | 1992-09-23 | 2002-04-02 | International Business Machines Corporation | Multi-bit error correction system |
| US5883903A (en) * | 1993-09-20 | 1999-03-16 | Fujitsu Limited | Semiconductor memory of XN type having parity corresponding to n×m bits |
| US5920580A (en) * | 1996-03-11 | 1999-07-06 | Integrated Device Technology, Inc. | Multiple error detection in error detection correction circuits |
| US5956351A (en) * | 1997-04-07 | 1999-09-21 | International Business Machines Corporation | Dual error correction code |
| US6480975B1 (en) * | 1998-02-17 | 2002-11-12 | International Business Machines Corporation | ECC mechanism for set associative cache array |
| US6233716B1 (en) * | 1998-09-24 | 2001-05-15 | Sun Microsystems, Inc. | Technique for partitioning data to correct memory part failures |
| US6397365B1 (en) * | 1999-05-18 | 2002-05-28 | Hewlett-Packard Company | Memory error correction using redundant sliced memory and standard ECC mechanisms |
| US6487685B1 (en) * | 1999-09-30 | 2002-11-26 | Silicon Graphics, Inc. | System and method for minimizing error correction code bits in variable sized data formats |
| US6675341B1 (en) * | 1999-11-17 | 2004-01-06 | International Business Machines Corporation | Extended error correction for SEC-DED codes with package error detection ability |
| US7634709B2 (en) * | 2001-10-05 | 2009-12-15 | Unisys Corporation | Familial correction with non-familial double bit error detection |
| US7194366B2 (en) * | 2001-10-19 | 2007-03-20 | Auburn University | System and method for estimating reliability of components for testing and quality optimization |
| US7842926B2 (en) * | 2003-11-12 | 2010-11-30 | Micronic Laser Systems Ab | Method and device for correcting SLM stamp image imperfections |
| EP1702242A2 (en) * | 2004-01-08 | 2006-09-20 | Micronic Laser Systems Ab | Method and device for data integrity checking |
| US7099221B2 (en) * | 2004-05-06 | 2006-08-29 | Micron Technology, Inc. | Memory controller method and system compensating for memory cell data losses |
| US20060010339A1 (en) * | 2004-06-24 | 2006-01-12 | Klein Dean A | Memory system and method having selective ECC during low power refresh |
| US7340668B2 (en) * | 2004-06-25 | 2008-03-04 | Micron Technology, Inc. | Low power cost-effective ECC memory system and method |
| US7116602B2 (en) | 2004-07-15 | 2006-10-03 | Micron Technology, Inc. | Method and system for controlling refresh to avoid memory cell data losses |
| US6965537B1 (en) * | 2004-08-31 | 2005-11-15 | Micron Technology, Inc. | Memory system and method using ECC to achieve low power refresh |
| KR100632952B1 (ko) * | 2004-09-30 | 2006-10-11 | 삼성전자주식회사 | 정전으로 인한 프로그램 페일의 유무를 판별할 수 있는방법 및 장치 |
| US20060123239A1 (en) * | 2004-12-07 | 2006-06-08 | Emin Martinian | Biometric based user authentication with syndrome codes |
| US7620818B2 (en) * | 2004-12-07 | 2009-11-17 | Mitsubishi Electric Research Laboratories, Inc. | Biometric based user authentication and data encryption |
| US7546514B2 (en) | 2005-04-11 | 2009-06-09 | Hewlett-Packard Development Company, L.P. | Chip correct and fault isolation in computer memory systems |
| US20060256615A1 (en) * | 2005-05-10 | 2006-11-16 | Larson Thane M | Horizontal and vertical error correction coding (ECC) system and method |
| US7653862B2 (en) * | 2005-06-15 | 2010-01-26 | Hitachi Global Storage Technologies Netherlands B.V. | Error detection and correction for encoded data |
| KR100746225B1 (ko) * | 2006-02-13 | 2007-08-03 | 삼성전자주식회사 | 반도체 메모리 장치 및 이를 구비한 메모리 시스템 |
| US7894289B2 (en) | 2006-10-11 | 2011-02-22 | Micron Technology, Inc. | Memory system and method using partial ECC to achieve low power refresh and fast access to data |
| US7900120B2 (en) | 2006-10-18 | 2011-03-01 | Micron Technology, Inc. | Memory system and method using ECC with flag bit to identify modified data |
| US20100163756A1 (en) * | 2008-12-31 | 2010-07-01 | Custom Test Systems, Llc. | Single event upset (SEU) testing system and method |
| JP2010176761A (ja) * | 2009-01-30 | 2010-08-12 | Toshiba Corp | 半導体記憶装置 |
| US8412987B2 (en) * | 2009-06-30 | 2013-04-02 | Micron Technology, Inc. | Non-volatile memory to store memory remap information |
| US8495467B1 (en) | 2009-06-30 | 2013-07-23 | Micron Technology, Inc. | Switchable on-die memory error correcting engine |
| US8412985B1 (en) | 2009-06-30 | 2013-04-02 | Micron Technology, Inc. | Hardwired remapped memory |
| US8539395B2 (en) | 2010-03-05 | 2013-09-17 | Micronic Laser Systems Ab | Method and apparatus for merging multiple geometrical pixel images and generating a single modulator pixel image |
| JP2012177964A (ja) * | 2011-02-25 | 2012-09-13 | Nec Computertechno Ltd | メモリシステム及びメモリモジュール制御方法 |
| US9772900B2 (en) * | 2014-07-10 | 2017-09-26 | Samsung Electronics Co., Ltd. | Tiered ECC single-chip and double-chip Chipkill scheme |
| US10180875B2 (en) * | 2016-07-08 | 2019-01-15 | Toshiba Memory Corporation | Pool-level solid state drive error correction |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3659088A (en) * | 1970-08-06 | 1972-04-25 | Cogar Corp | Method for indicating memory chip failure modes |
| US3755779A (en) * | 1971-12-14 | 1973-08-28 | Ibm | Error correction system for single-error correction, related-double-error correction and unrelated-double-error detection |
| US3893071A (en) * | 1974-08-19 | 1975-07-01 | Ibm | Multi level error correction system for high density memory |
| US4117458A (en) * | 1977-03-04 | 1978-09-26 | Grumman Aerospace Corporation | High speed double error correction plus triple error detection system |
| US4139148A (en) * | 1977-08-25 | 1979-02-13 | Sperry Rand Corporation | Double bit error correction using single bit error correction, double bit error detection logic and syndrome bit memory |
| US4236247A (en) * | 1979-01-15 | 1980-11-25 | Organisation Europeene De Recherches Spatiales | Apparatus for correcting multiple errors in data words read from a memory |
| JPS592057B2 (ja) * | 1979-02-07 | 1984-01-17 | 株式会社日立製作所 | エラ−訂正・検出方式 |
| US4319357A (en) * | 1979-12-14 | 1982-03-09 | International Business Machines Corp. | Double error correction using single error correcting code |
| US4335459A (en) * | 1980-05-20 | 1982-06-15 | Miller Richard L | Single chip random access memory with increased yield and reliability |
| US4464753A (en) * | 1981-12-30 | 1984-08-07 | International Business Machines Corporation | Two bit symbol SEC/DED code |
| US4509172A (en) * | 1982-09-28 | 1985-04-02 | International Business Machines Corporation | Double error correction - triple error detection code |
| US4504948A (en) * | 1982-12-29 | 1985-03-12 | International Business Machines Corporation | Syndrome processing unit for multibyte error correcting systems |
| US4525838A (en) * | 1983-02-28 | 1985-06-25 | International Business Machines Corporation | Multibyte error correcting system involving a two-level code structure |
| US4612640A (en) * | 1984-02-21 | 1986-09-16 | Seeq Technology, Inc. | Error checking and correction circuitry for use with an electrically-programmable and electrically-erasable memory array |
| JPS6250943A (ja) * | 1985-08-30 | 1987-03-05 | Hitachi Ltd | 記憶装置 |
| US4689792A (en) * | 1985-09-03 | 1987-08-25 | Texas Instruments Incorporated | Self test semiconductor memory with error correction capability |
| US4745604A (en) * | 1986-10-20 | 1988-05-17 | International Business Machines Corporation | Method and apparatus for transferring data between a host processor and a data storage device |
| JP2605271B2 (ja) * | 1987-02-10 | 1997-04-30 | ソニー株式会社 | エラー訂正及びチエツク装置 |
| US5058115A (en) * | 1989-03-10 | 1991-10-15 | International Business Machines Corp. | Fault tolerant computer memory systems and components employing dual level error correction and detection with lock-up feature |
-
1991
- 1991-03-26 US US07/675,994 patent/US5418796A/en not_active Expired - Lifetime
-
1992
- 1992-03-18 JP JP4061734A patent/JPH087721B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05241975A (ja) | 1993-09-21 |
| US5418796A (en) | 1995-05-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH087721B2 (ja) | エラー検出／訂正機構を有するデータ処理システム | |
| US5164944A (en) | Method and apparatus for effecting multiple error correction in a computer memory | |
| US6009548A (en) | Error correcting code retrofit method and apparatus for multiple memory configurations | |
| US6976194B2 (en) | Memory/Transmission medium failure handling controller and method | |
| US6662333B1 (en) | Shared error correction for memory design | |
| US6996766B2 (en) | Error detection/correction code which detects and corrects a first failing component and optionally a second failing component | |
| US6973613B2 (en) | Error detection/correction code which detects and corrects component failure and which provides single bit error correction subsequent to component failure | |
| US6044483A (en) | Error propagation operating mode for error correcting code retrofit apparatus | |
| EP1204921B1 (en) | System and method for detecting double-bit errors and for correcting errors due to component failures | |
| US7644348B2 (en) | Method and apparatus for error detection and correction | |
| EP0540450B1 (en) | ECC function with self-contained high performance partial write or read/modify/write and parity look-ahead interface scheme | |
| US4464753A (en) | Two bit symbol SEC/DED code | |
| US6751769B2 (en) | (146,130) error correction code utilizing address information | |
| US5768294A (en) | Memory implemented error detection and correction code capable of detecting errors in fetching data from a wrong address | |
| US5663969A (en) | Parity-based error detection in a memory controller | |
| US4740968A (en) | ECC circuit failure detector/quick word verifier | |
| US4961193A (en) | Extended errors correcting device having single package error correcting and double package error detecting codes | |
| JPH0778746B2 (ja) | エラー訂正装置 | |
| EP0147336B1 (en) | Error correcting and detecting system | |
| US5691996A (en) | Memory implemented error detection and correction code with address parity bits | |
| WO1983001523A1 (en) | Error-correcting memory with low storage overhead and fast correction mechanism | |
| US5761221A (en) | Memory implemented error detection and correction code using memory modules | |
| US5633882A (en) | Error detection and correction circuit | |
| US6460157B1 (en) | Method system and program products for error correction code conversion | |
| EP0097159B1 (en) | Two bit per symbol sec/ded code |