JP2000036804A - 同期化回路 - Google Patents
同期化回路Info
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- JP2000036804A JP2000036804A JP10203644A JP20364498A JP2000036804A JP 2000036804 A JP2000036804 A JP 2000036804A JP 10203644 A JP10203644 A JP 10203644A JP 20364498 A JP20364498 A JP 20364498A JP 2000036804 A JP2000036804 A JP 2000036804A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
- H04L7/0045—Correction by a latch cascade
Abstract
(57)【要約】
【課題】 同期化の遷移途中でラッチされることによる
予期しない同期化出力が生じるのを防止できるようにし
た同期化回路を提供する。 【解決手段】 入力信号Ｓｉは１つづつインクリメント
される３ビット幅の信号であり、この信号はエンコーダ
１１により８ビット幅の信号にエンコードされる。この
エンコードされた８ビット幅の信号は、非同期のクロッ
ク３（CLK1）で動作するＦ／Ｆ回路１２及び非同期のク
ロック５（CLK2）で動作するＦ／Ｆ回路１３を順次経過
する間にラッチされて切り直しが行われる。Ｆ／Ｆ回路
１３の出力は、デコーダ１４により３ビット幅の信号に
デコードされ、出力信号ＳＯになる。エンコーダ１１が
設けられていることにより、遷移途中の状態でＦ／Ｆ回
路がラッチしても、遷移前あるいは遷移後の値が正しく
出力される。
予期しない同期化出力が生じるのを防止できるようにし
た同期化回路を提供する。 【解決手段】 入力信号Ｓｉは１つづつインクリメント
される３ビット幅の信号であり、この信号はエンコーダ
１１により８ビット幅の信号にエンコードされる。この
エンコードされた８ビット幅の信号は、非同期のクロッ
ク３（CLK1）で動作するＦ／Ｆ回路１２及び非同期のク
ロック５（CLK2）で動作するＦ／Ｆ回路１３を順次経過
する間にラッチされて切り直しが行われる。Ｆ／Ｆ回路
１３の出力は、デコーダ１４により３ビット幅の信号に
デコードされ、出力信号ＳＯになる。エンコーダ１１が
設けられていることにより、遷移途中の状態でＦ／Ｆ回
路がラッチしても、遷移前あるいは遷移後の値が正しく
出力される。
Description
【０００１】
【発明の属する技術分野】本発明は、同期化回路に関
し、特に、入力信号を非同期のクロックに同期させるた
めの同期化回路に関するものである。
し、特に、入力信号を非同期のクロックに同期させるた
めの同期化回路に関するものである。
【０００２】
【従来の技術】例えば、コンピュータにおけるインター
フェース部は、外部に対しては規格によって最大クロッ
ク周波数が決められており、この規格を順守しなければ
通信や処理等が行えない場合がある。しかし、機器内部
においては、処理に用いられる回路部品（ＩＣ等）が応
答可能なクロックまで上げることも可能であり、クロッ
ク周波数に比例して処理速度を上げることができる。こ
のような場合、異なる周期の２つのクロック間でのデー
タの同期化、例えば、インターフェース部のクロックと
システムクロックとの間でデータや制御信号を同期化す
ることが必須であり、そのために同期化回路が用いられ
る。
フェース部は、外部に対しては規格によって最大クロッ
ク周波数が決められており、この規格を順守しなければ
通信や処理等が行えない場合がある。しかし、機器内部
においては、処理に用いられる回路部品（ＩＣ等）が応
答可能なクロックまで上げることも可能であり、クロッ
ク周波数に比例して処理速度を上げることができる。こ
のような場合、異なる周期の２つのクロック間でのデー
タの同期化、例えば、インターフェース部のクロックと
システムクロックとの間でデータや制御信号を同期化す
ることが必須であり、そのために同期化回路が用いられ
る。
【０００３】同期化したい制御信号の中には、ＦＩＦＯ
（First In First Out) のポインタ（pointer)やカウン
タ(counter) などのように、１クロックに１つずつ変化
する信号も含まれる。例えば、複数ビットのデータを同
期化する方法として、書き込み側と読み出し側のクロッ
クが異なる非同期ＦＩＦＯを用いる方法がある。この場
合、書き込みと読み出しのポインタを確実に同期化する
必要がある。
（First In First Out) のポインタ（pointer)やカウン
タ(counter) などのように、１クロックに１つずつ変化
する信号も含まれる。例えば、複数ビットのデータを同
期化する方法として、書き込み側と読み出し側のクロッ
クが異なる非同期ＦＩＦＯを用いる方法がある。この場
合、書き込みと読み出しのポインタを確実に同期化する
必要がある。
【０００４】同期化回路の最も簡単な構成は、同期化し
たいデータをフリップ・フロップ回路（以下、「Ｆ／Ｆ
回路」という）に入力し、このＦ／Ｆ回路にクロック信
号を印加して動作させることにより、同期化した信号を
出力させることである。
たいデータをフリップ・フロップ回路（以下、「Ｆ／Ｆ
回路」という）に入力し、このＦ／Ｆ回路にクロック信
号を印加して動作させることにより、同期化した信号を
出力させることである。
【０００５】
【発明が解決しようとする課題】しかし、従来の同期化
回路によると、ポインタなどの同期化では以下のような
問題がある。
回路によると、ポインタなどの同期化では以下のような
問題がある。
【０００６】まず、通常の２進数表現のポインタなどを
同期化する場合、同期化回路（Ｆ／Ｆ回路）で遷移途中
をラッチ(latch) した時、各ビット毎の遅延時間が異な
るため、全く違った値に見えてしまう可能性がある。例
えば、３ビット幅の信号が「０１１」から「１００」に
遷移する途中でラッチされた場合、「１００」のビット
２が遷移後にラッチされ、ビット１と０が遷移前にラッ
チされたとすると（遷移が遅いことにより発生する）、
同期化回路の出力は「１１１」になり、全く違う結果に
なる。しかも、「１１１」は正常動作時にも存在し得る
ビット列であるため、同期化の際にエラーが生じたにも
かかわらず、これを検出することができない。
同期化する場合、同期化回路（Ｆ／Ｆ回路）で遷移途中
をラッチ(latch) した時、各ビット毎の遅延時間が異な
るため、全く違った値に見えてしまう可能性がある。例
えば、３ビット幅の信号が「０１１」から「１００」に
遷移する途中でラッチされた場合、「１００」のビット
２が遷移後にラッチされ、ビット１と０が遷移前にラッ
チされたとすると（遷移が遅いことにより発生する）、
同期化回路の出力は「１１１」になり、全く違う結果に
なる。しかも、「１１１」は正常動作時にも存在し得る
ビット列であるため、同期化の際にエラーが生じたにも
かかわらず、これを検出することができない。
【０００７】次に、ワンホット型のポインタの場合、遷
移途中でラッチされると、「１」の数が０個、あるいは
２個と認識されることがある。例えば、５ビットのワン
ホット型ポインタが「０００１０」から「００１００」
に遷移する途中を同期化回路でラッチされた場合におい
て、ビット２、ビット１に遅延があったとすると、「０
０１１０」、「０００００」等に認識される可能性があ
るが、この場合は、明らかに同期化でエラーが生じたと
認識できる。しかし、エラーが生じた際のイレギュラー
処理を考慮した設計を同期化回路に設けねばならず、回
路設計に時間をとられるほか、構成が複雑になるため、
コストアップは避けられない。
移途中でラッチされると、「１」の数が０個、あるいは
２個と認識されることがある。例えば、５ビットのワン
ホット型ポインタが「０００１０」から「００１００」
に遷移する途中を同期化回路でラッチされた場合におい
て、ビット２、ビット１に遅延があったとすると、「０
０１１０」、「０００００」等に認識される可能性があ
るが、この場合は、明らかに同期化でエラーが生じたと
認識できる。しかし、エラーが生じた際のイレギュラー
処理を考慮した設計を同期化回路に設けねばならず、回
路設計に時間をとられるほか、構成が複雑になるため、
コストアップは避けられない。
【０００８】したがって、本発明の目的は、同期化の遷
移途中でラッチされることによる予期しない同期化出力
が生じるのを防止できるようにした同期化回路を提供す
ることにある。
移途中でラッチされることによる予期しない同期化出力
が生じるのを防止できるようにした同期化回路を提供す
ることにある。
【０００９】
【課題を解決するための手段】本発明は、上記の目的を
達成するため、所定の第１の周波数の第１のクロックに
同期して値が増減するｎビット（ｎは２以上の整数）の
２進値を所定の第２の周波数の第２のクロックに同期さ
せる同期化回路において、前記ｎビットの２進値を符号
化することにより得られたＮビット（Ｎはｎ以上の整
数）の２進値を発生する信号発生回路と、前記Ｎビット
の２進値を前記第２のクロックでラッチするラッチ回路
と、前記ラッチ回路にラッチされている前記Ｎビットの
２進値をｎビットの２進値に復号するデコーダを備えた
ことを特徴とする同期化回路を提供する。
達成するため、所定の第１の周波数の第１のクロックに
同期して値が増減するｎビット（ｎは２以上の整数）の
２進値を所定の第２の周波数の第２のクロックに同期さ
せる同期化回路において、前記ｎビットの２進値を符号
化することにより得られたＮビット（Ｎはｎ以上の整
数）の２進値を発生する信号発生回路と、前記Ｎビット
の２進値を前記第２のクロックでラッチするラッチ回路
と、前記ラッチ回路にラッチされている前記Ｎビットの
２進値をｎビットの２進値に復号するデコーダを備えた
ことを特徴とする同期化回路を提供する。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を基に説明する。
て図面を基に説明する。
【００１１】図１は本発明による同期化回路の第１の実
施の形態を示す。同期化回路１は、入力信号Ｓｉをエン
コードするエンコーダ２、このエンコーダ２の出力信号
をクロック３（CLK1）に同期させるラッチ回路としての
Ｆ／Ｆ回路４、このＦ／Ｆ回路４の出力信号をクロック
５（CLK2）に同期させるラッチ回路としてのＦ／Ｆ回路
６、このＦ／Ｆ回路６の出力信号をデコードして出力信
号ＳＯを出力するデコーダ７を備えて構成されている。
クロック３（CLK1）とクロック５（CLK2）は非同期であ
る。入力信号Ｓｉは、ポインタやカウンタのように、ク
ロック３（CLK1）に同期して１クロック毎に内容が変化
する複数ビットの信号（複数の信号線が一対となって意
味を持つような信号）である。まず、入力信号Ｓｉはエ
ンコーダ２によってエンコードされる。エンコーダ２で
エンコードされた信号はクロック３（CLK1）を用いてＦ
／Ｆ回路４により切り直される。エンコーダ２とＦ／Ｆ
回路４は、ｎビット幅の入力信号ＳｉをＮビット幅（ｎ
およびＮは２以上の整数であり、Ｎはｎ以上の値であ
る）の出力信号に変換する信号発生回路を形成してい
る。出力信号は更に、クロック５（CLK2）に同期して動
作するＦ／Ｆ回路６でラッチされるため、デコーダ７に
より正しくデコードすることができる。デコーダ７は、
Ｎビット幅の信号を入力時のｎビット幅の信号に復号
し、出力信号ＳＯを生成する。このように、同期化回路
１で遷移状態をラッチすることで、予期しない動作状態
に認識されてしまう現象を防止することができる。この
動作の詳細については、図２に具体例を示して説明す
る。
施の形態を示す。同期化回路１は、入力信号Ｓｉをエン
コードするエンコーダ２、このエンコーダ２の出力信号
をクロック３（CLK1）に同期させるラッチ回路としての
Ｆ／Ｆ回路４、このＦ／Ｆ回路４の出力信号をクロック
５（CLK2）に同期させるラッチ回路としてのＦ／Ｆ回路
６、このＦ／Ｆ回路６の出力信号をデコードして出力信
号ＳＯを出力するデコーダ７を備えて構成されている。
クロック３（CLK1）とクロック５（CLK2）は非同期であ
る。入力信号Ｓｉは、ポインタやカウンタのように、ク
ロック３（CLK1）に同期して１クロック毎に内容が変化
する複数ビットの信号（複数の信号線が一対となって意
味を持つような信号）である。まず、入力信号Ｓｉはエ
ンコーダ２によってエンコードされる。エンコーダ２で
エンコードされた信号はクロック３（CLK1）を用いてＦ
／Ｆ回路４により切り直される。エンコーダ２とＦ／Ｆ
回路４は、ｎビット幅の入力信号ＳｉをＮビット幅（ｎ
およびＮは２以上の整数であり、Ｎはｎ以上の値であ
る）の出力信号に変換する信号発生回路を形成してい
る。出力信号は更に、クロック５（CLK2）に同期して動
作するＦ／Ｆ回路６でラッチされるため、デコーダ７に
より正しくデコードすることができる。デコーダ７は、
Ｎビット幅の信号を入力時のｎビット幅の信号に復号
し、出力信号ＳＯを生成する。このように、同期化回路
１で遷移状態をラッチすることで、予期しない動作状態
に認識されてしまう現象を防止することができる。この
動作の詳細については、図２に具体例を示して説明す
る。
【００１２】図２は図１の同期化回路のエンコード、ラ
ッチ、およびデコードにおける各ビット構成を具体化し
た回路例を示す。図中、図１と同一であるものには同一
引用数字を用いている。以下においては、入力信号Ｓｉ
が、ｎ＝３のビット幅で０から７までの値をとり、Ｎ＝
８のビット幅をとるポインタを例にして説明する。
ッチ、およびデコードにおける各ビット構成を具体化し
た回路例を示す。図中、図１と同一であるものには同一
引用数字を用いている。以下においては、入力信号Ｓｉ
が、ｎ＝３のビット幅で０から７までの値をとり、Ｎ＝
８のビット幅をとるポインタを例にして説明する。
【００１３】本実施の形態による同期化回路１０は、３
ビット幅の入力信号Ｓ３ｉを８ビット幅の出力信号に変
換するエンコーダ１１、このエンコーダ１１の８ビット
の出力信号をクロック３（CLK1）に同期させるＦ／Ｆ回
路１２、このＦ／Ｆ回路１２の８ビットの出力信号をク
ロック５（CLK2）に同期させるＦ／Ｆ回路１３、このＦ
／Ｆ回路１３の８ビットの出力信号Ｓ１３をデコードし
て３ビット幅の出力信号ＳＯ（入力信号Ｓ３ｉと同じ内
容）を得るデコーダ１４を備えて構成されている。この
様に、図２の構成は、信号のビット幅に対応させるため
に各部材の引用数字は図１と異なるものとしたが、回路
構成そのものは図１と同じである。そして、図２におい
ても、エンコーダ２とＦ／Ｆ回路４は信号発生回路を形
成している。
ビット幅の入力信号Ｓ３ｉを８ビット幅の出力信号に変
換するエンコーダ１１、このエンコーダ１１の８ビット
の出力信号をクロック３（CLK1）に同期させるＦ／Ｆ回
路１２、このＦ／Ｆ回路１２の８ビットの出力信号をク
ロック５（CLK2）に同期させるＦ／Ｆ回路１３、このＦ
／Ｆ回路１３の８ビットの出力信号Ｓ１３をデコードし
て３ビット幅の出力信号ＳＯ（入力信号Ｓ３ｉと同じ内
容）を得るデコーダ１４を備えて構成されている。この
様に、図２の構成は、信号のビット幅に対応させるため
に各部材の引用数字は図１と異なるものとしたが、回路
構成そのものは図１と同じである。そして、図２におい
ても、エンコーダ２とＦ／Ｆ回路４は信号発生回路を形
成している。
【００１４】〔表１〕は図２の同期化回路１０における
エンコーダ１１の入・出力のビット構成を示しており、
３ビット幅の入力信号Ｓ３ｉが８ビット幅の出力信号Ｓ
Ｏにエンコードされる。ここではワンホット型のデータ
表現を使用しているが、「１」の数は１つではなく、２
つの構成にしている。
エンコーダ１１の入・出力のビット構成を示しており、
３ビット幅の入力信号Ｓ３ｉが８ビット幅の出力信号Ｓ
Ｏにエンコードされる。ここではワンホット型のデータ
表現を使用しているが、「１」の数は１つではなく、２
つの構成にしている。
【表１】 図３はデコーダ１４の詳細構成を示す。デコーダ１４
は、Ｆ／Ｆ回路１３の出力信号Ｓ１３をデコードするデ
コーダ１４ａと、このデコーダ１４ａの出力（中間出力
１５）をデコードして出力信号ＳＯを出力するデコーダ
１４ｂを備えて構成されている。
は、Ｆ／Ｆ回路１３の出力信号Ｓ１３をデコードするデ
コーダ１４ａと、このデコーダ１４ａの出力（中間出力
１５）をデコードして出力信号ＳＯを出力するデコーダ
１４ｂを備えて構成されている。
【００１５】〔表２〕はデコーダ１４ｂの入・出力のビ
ット構成例を示している。
ット構成例を示している。
【表２】
【００１６】図３の構成において、デコーダ１４ａに入
力された８ビット幅のデータ（図４の入力信号Ｓ
１３−０〜Ｓ１３−７）は、〔表１〕に示すように変換
され、更に、デコーダ１４ｂによって〔表２〕に示すよ
うに変換される。デコーダ１４ａから出力される中間出
力１５は、「１」の数が１つのワンホット型のデータ表
現になっており、〔表２〕に示すように、３ビット幅の
信号にデコードして出力される。
力された８ビット幅のデータ（図４の入力信号Ｓ
１３−０〜Ｓ１３−７）は、〔表１〕に示すように変換
され、更に、デコーダ１４ｂによって〔表２〕に示すよ
うに変換される。デコーダ１４ａから出力される中間出
力１５は、「１」の数が１つのワンホット型のデータ表
現になっており、〔表２〕に示すように、３ビット幅の
信号にデコードして出力される。
【００１７】図４はデコーダ１４ａの変換内容を実現す
る論理構成を示す。ビット０〜７（Ｆ／Ｆ回路１３の入
力信号Ｓ１３−０〜Ｓ１３−７）の各ビットには、アン
ドゲート１６−０〜１６−７の一方の入力端子とインバ
ータ１７−１〜１７−７，１７−０のそれぞれの入力端
子が接続されている。このインバータ１７−０〜１７
−７の出力端子のそれぞれは、アンドゲート１６−０〜
１６−７の他方の入力端子のそれぞれに接続されてい
る。アンドゲート１６−０〜１６−７の出力端子の出力
が、中間出力１５のビット０〜７のそれぞれに対応す
る。つまり、前側のビットに隣接する入力ビット（ビッ
ト０にあっては最終ビット）のインバータ出力と次の入
力ビットとのアンドをとり、その結果を同列の出力ビッ
トに出力する構成になっている。
る論理構成を示す。ビット０〜７（Ｆ／Ｆ回路１３の入
力信号Ｓ１３−０〜Ｓ１３−７）の各ビットには、アン
ドゲート１６−０〜１６−７の一方の入力端子とインバ
ータ１７−１〜１７−７，１７−０のそれぞれの入力端
子が接続されている。このインバータ１７−０〜１７
−７の出力端子のそれぞれは、アンドゲート１６−０〜
１６−７の他方の入力端子のそれぞれに接続されてい
る。アンドゲート１６−０〜１６−７の出力端子の出力
が、中間出力１５のビット０〜７のそれぞれに対応す
る。つまり、前側のビットに隣接する入力ビット（ビッ
ト０にあっては最終ビット）のインバータ出力と次の入
力ビットとのアンドをとり、その結果を同列の出力ビッ
トに出力する構成になっている。
【００１８】次に、図２に示した同期化回路１０の動作
について説明する。入力信号Ｓ３ｉはエンコーダ１１に
よって「１」の数が２つの８ビット幅の信号にエンコー
ドされた後、Ｆ／Ｆ回路１２によってエンコーダ１１の
エンコードによって生じたスパイクが除去される。Ｆ／
Ｆ回路１２の出力は、受け側のクロック５（非同期クロ
ック）に同期したＦ／Ｆ回路１３によってラッチされ、
クロック５（CLK2）に同期化される。
について説明する。入力信号Ｓ３ｉはエンコーダ１１に
よって「１」の数が２つの８ビット幅の信号にエンコー
ドされた後、Ｆ／Ｆ回路１２によってエンコーダ１１の
エンコードによって生じたスパイクが除去される。Ｆ／
Ｆ回路１２の出力は、受け側のクロック５（非同期クロ
ック）に同期したＦ／Ｆ回路１３によってラッチされ、
クロック５（CLK2）に同期化される。
【００１９】ここで、クロック３（CLK1）とクロック５
（CLK2）の立ち上がりエッジが重なり、Ｆ／Ｆ回路１２
の出力の遷移途中をＦ／Ｆ回路１３がラッチした場合の
動作について、図５を用いて説明する。
（CLK2）の立ち上がりエッジが重なり、Ｆ／Ｆ回路１２
の出力の遷移途中をＦ／Ｆ回路１３がラッチした場合の
動作について、図５を用いて説明する。
【００２０】図５はＦ／Ｆ回路１２の動作を示す。ここ
では、タイミングＴ22において、入力信号Ｓ３ｉが「０
１１」から「１００」に遷移した点に着目する。この遷
移に対し、Ｆ／Ｆ回路１２の出力はタイミングＴ23で遷
移する。クロック５（CLK2）の立ち上がりエッジがタイ
ミングＴ23の近傍であった場合、Ｆ／Ｆ回路１２による
出力の遅延や配線パターンの引回しによる遅延のばらつ
き等によって、Ｆ／Ｆ回路１２の出力信号の各ビット
は、遷移前にＦ／Ｆ回路１３にラッチされる場合と、遷
移後にラッチされる場合とがある。しかし、Ｆ／Ｆ回路
１２の出力のビット３とビット５以外は、遷移の前と後
とで同じ値（上位の「００」と下位の「０００」が同
一）を示しているので、Ｆ／Ｆ回路１２の出力が遷移状
態であったとしても、Ｆ／Ｆ回路１３でラッチされる値
は固定されている。すなわち、タイミングＴ23の近辺で
Ｆ／Ｆ回路１２の出力をＦ／Ｆ回路１３がラッチした場
合、ビット０〜２は「０」、ビット４は「１」、ビット
６〜７は「０」であり、ビット３及びビット５のみが
「０」、「１」のどちらをラッチするかを遅延値に依存
している。したがって、Ｆ／Ｆ回路１３でラッチした信
号は「００Ｘ１Ｘ０００」（Ｘには、「０」あるいは
「１」が入る）である。
では、タイミングＴ22において、入力信号Ｓ３ｉが「０
１１」から「１００」に遷移した点に着目する。この遷
移に対し、Ｆ／Ｆ回路１２の出力はタイミングＴ23で遷
移する。クロック５（CLK2）の立ち上がりエッジがタイ
ミングＴ23の近傍であった場合、Ｆ／Ｆ回路１２による
出力の遅延や配線パターンの引回しによる遅延のばらつ
き等によって、Ｆ／Ｆ回路１２の出力信号の各ビット
は、遷移前にＦ／Ｆ回路１３にラッチされる場合と、遷
移後にラッチされる場合とがある。しかし、Ｆ／Ｆ回路
１２の出力のビット３とビット５以外は、遷移の前と後
とで同じ値（上位の「００」と下位の「０００」が同
一）を示しているので、Ｆ／Ｆ回路１２の出力が遷移状
態であったとしても、Ｆ／Ｆ回路１３でラッチされる値
は固定されている。すなわち、タイミングＴ23の近辺で
Ｆ／Ｆ回路１２の出力をＦ／Ｆ回路１３がラッチした場
合、ビット０〜２は「０」、ビット４は「１」、ビット
６〜７は「０」であり、ビット３及びビット５のみが
「０」、「１」のどちらをラッチするかを遅延値に依存
している。したがって、Ｆ／Ｆ回路１３でラッチした信
号は「００Ｘ１Ｘ０００」（Ｘには、「０」あるいは
「１」が入る）である。
【００２１】図６は図３のデコーダ１４によるデコード
結果を示す。デコーダ１４への入力は、図６の（１）〜
（４）に示す４通りが考えられる。
結果を示す。デコーダ１４への入力は、図６の（１）〜
（４）に示す４通りが考えられる。
【００２２】図３のデコーダ１４ａによって、図６の左
側の欄に示す８ビットの入力信号が、中央の欄に示すよ
うな中間出力１５に変換され、更にデコーダ１４ｂによ
って図６の右側の欄に示す「０１１」あるいは「１０
０」にデコードされ、出力信号ＳＯとして出力される。
側の欄に示す８ビットの入力信号が、中央の欄に示すよ
うな中間出力１５に変換され、更にデコーダ１４ｂによ
って図６の右側の欄に示す「０１１」あるいは「１０
０」にデコードされ、出力信号ＳＯとして出力される。
【００２３】ここで動作例としてとりあげているのは、
同期化の対象であるエンコーダ１４の出力が「０１１」
を表す「０００１１０００」から「１００」を表す「０
０１１００００」へ遷移する瞬間であるので、上記のよ
うに、エンコード結果が遷移前の「０１１」あるいは遷
移後の「１００」であるということは、同期化が正しく
行われていることを意味する。
同期化の対象であるエンコーダ１４の出力が「０１１」
を表す「０００１１０００」から「１００」を表す「０
０１１００００」へ遷移する瞬間であるので、上記のよ
うに、エンコード結果が遷移前の「０１１」あるいは遷
移後の「１００」であるということは、同期化が正しく
行われていることを意味する。
【００２４】次に、本発明の他の実施の形態について説
明する。図７は本発明の同期化回路の第２の実施の形態
を示す。図７の同期化回路１８は、図２に示したクロッ
ク５（CLK2）で動作するＦ／Ｆ回路１３と、図３に示し
たデコーダ１４ａとを組み合わせて構成されている。Ｆ
／Ｆ回路１３への入力信号Ｓ３ｉは、図２のエンコーダ
１１の出力、すなわち、〔表１〕と同一のデータ表現を
する８ビットの信号である。このように、エンコードし
た値と同一のデータ表現の入力信号を用いることにより
エンコーダが不要な構成にでき、かつ、エンコーダを用
いないために図２で必要であったスパイク除去用のＦ／
Ｆ回路１２も不要になる。更に、同期後でワンホット型
のデータ表現を使用することによりデコーダ１４ｂによ
るデコードも不要になり、図３に示したデコーダ１４ｂ
を設ける必要がなくなる。
明する。図７は本発明の同期化回路の第２の実施の形態
を示す。図７の同期化回路１８は、図２に示したクロッ
ク５（CLK2）で動作するＦ／Ｆ回路１３と、図３に示し
たデコーダ１４ａとを組み合わせて構成されている。Ｆ
／Ｆ回路１３への入力信号Ｓ３ｉは、図２のエンコーダ
１１の出力、すなわち、〔表１〕と同一のデータ表現を
する８ビットの信号である。このように、エンコードし
た値と同一のデータ表現の入力信号を用いることにより
エンコーダが不要な構成にでき、かつ、エンコーダを用
いないために図２で必要であったスパイク除去用のＦ／
Ｆ回路１２も不要になる。更に、同期後でワンホット型
のデータ表現を使用することによりデコーダ１４ｂによ
るデコードも不要になり、図３に示したデコーダ１４ｂ
を設ける必要がなくなる。
【００２５】以上のように、図７の同期化回路１８で
は、エンコーダ１１、Ｆ／Ｆ回路１２、およびデコーダ
１４ｂが不要になる。このため、同期化回路の小型化お
よび簡略化が可能になる。
は、エンコーダ１１、Ｆ／Ｆ回路１２、およびデコーダ
１４ｂが不要になる。このため、同期化回路の小型化お
よび簡略化が可能になる。
【００２６】
【発明の効果】以上より明らかなように、本発明の同期
化回路によれば、ｎビット幅の２進値による入力をＮビ
ット幅の２進値にエンコードし、これをデコーダでｎビ
ット幅の２進値にデコードする構成にしたので、ラッチ
回路で遷移状態をラッチした場合でも、遷移前あるいは
遷移後の値を得ることができる。更に、ラッチ回路で入
力信号の遷移状態をラッチすることにより、予期しない
状態に認識されることが防止される為にイレギュラー処
理が不要になり、同期化後の信号の扱いが容易になる。
また、回路構成を簡略にできるため、同期化によるイレ
ギュラー処理用の回路を削減でき、コストダウン及び信
頼性の向上が可能になる。
化回路によれば、ｎビット幅の２進値による入力をＮビ
ット幅の２進値にエンコードし、これをデコーダでｎビ
ット幅の２進値にデコードする構成にしたので、ラッチ
回路で遷移状態をラッチした場合でも、遷移前あるいは
遷移後の値を得ることができる。更に、ラッチ回路で入
力信号の遷移状態をラッチすることにより、予期しない
状態に認識されることが防止される為にイレギュラー処
理が不要になり、同期化後の信号の扱いが容易になる。
また、回路構成を簡略にできるため、同期化によるイレ
ギュラー処理用の回路を削減でき、コストダウン及び信
頼性の向上が可能になる。
【図１】本発明による同期化回路の第１の実施の形態を
示すブロック図である。
示すブロック図である。
【図２】図１の同期化回路の具体例を示すブロック図で
ある。
ある。
【図３】図２のデコーダの詳細構成を示すブロック図で
ある。
ある。
【図４】図３の入力側のデコーダの変換内容を実現する
ための論理構成を示す回路図である。
ための論理構成を示す回路図である。
【図５】図２のフリップフロップ回路の動作を示すタイ
ミングチャートである。
ミングチャートである。
【図６】図３のデコーダのデコード結果を示す説明図で
ある。
ある。
【図７】本発明の同期化回路の第２の実施の形態を示す
ブロック図である。
ブロック図である。
１，１０，１８ 同期化回路 ２，１１ エンコーダ ３ クロック（CLK1） ４，６，１２，１３ フリップフロップ（Ｆ／Ｆ）回路 ５ クロック（CLK2） ７，１４，１４ａ，１４ｂ デコーダ １５ 中間出力 １６−０〜１６−７ アンドゲート １７−０〜１７−７ インバータ
Claims (9)
- 【請求項１】 所定の第１の周波数の第１のクロックに
同期して値が増減するｎビット（ｎは２以上の整数）の
２進値を所定の第２の周波数の第２のクロックに同期さ
せる同期化回路において、 前記ｎビットの２進値を符号化することにより得られた
Ｎビット（Ｎはｎ以上の整数）の２進値を発生する信号
発生回路と、 前記Ｎビットの２進値を前記第２のクロックでラッチす
るラッチ回路と、 前記ラッチ回路にラッチされている前記Ｎビットの２進
値をｎビットの２進値に復号するデコーダを備えたこと
を特徴とする同期化回路。 - 【請求項２】 前記信号発生回路は、Ｎ＝２ｎの前記Ｎ
ビットの２進値を発生する構成の請求項１記載の同期化
回路。 - 【請求項３】 前記信号発生回路は、前記第１のクロッ
クの遷移に関係なく一定値を保持する１つのビットと、
前記第１のクロックの前記遷移の前後で値が変化し、前
記一定値を保持するビットの１つ上位および１つ下位に
位置する２つのビットを含む前記Ｎビットの２進値を発
生する構成の請求項２記載の同期化回路。 - 【請求項４】 前記デコーダは、前記１つのビットが前
記Ｎビットの中に占める位置に応じて前記Ｎビットの２
進値を復号する構成の請求項３記載の同期化回路。 - 【請求項５】 前記デコーダは、前記１つ下位に位置す
るビットの値に応じて前記Ｎビットの２進値を復号する
構成の請求項３記載の同期化回路。 - 【請求項６】 前記デコーダは、前記１つのビットおよ
び前記２つのビットの値に応じて前記Ｎビットの２進値
を復号する構成の請求項３記載の同期化回路。 - 【請求項７】 前記信号発生回路は、前記Ｎビットの２
進値を発生するエンコーダと、該エンコーダより出力さ
れる前記Ｎビットの２進値を前記第１のクロックでラッ
チするラッチ回路を含む構成の請求項１記載の同期化回
路。 - 【請求項８】 前記エンコーダは、前記ｎビットの２進
値の値に応じた位置に配置された「１」と、残りの位置
に配置された「０」を含む前記Ｎビットの２進値を発生
する構成の請求項７記載の同期化回路。 - 【請求項９】 前記デコーダは、前記Ｎビットの２進値
を発生する第１のデコーダと、前記ｎビットの２進値を
発生する第２のデコーダを含む構成の請求項４，５，或
いは６記載の同期化回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20364498A JP3201352B2 (ja) | 1998-07-17 | 1998-07-17 | 同期化回路 |
| US09/354,180 US6222893B1 (en) | 1998-07-17 | 1999-07-16 | Synchronizing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20364498A JP3201352B2 (ja) | 1998-07-17 | 1998-07-17 | 同期化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000036804A true JP2000036804A (ja) | 2000-02-02 |
| JP3201352B2 JP3201352B2 (ja) | 2001-08-20 |
Family
ID=16477467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20364498A Expired - Fee Related JP3201352B2 (ja) | 1998-07-17 | 1998-07-17 | 同期化回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6222893B1 (ja) |
| JP (1) | JP3201352B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009105938A (ja) * | 1999-12-17 | 2009-05-14 | Hewlett Packard Co <Hp> | ワンホットワードにおけるエラーを検出するための方法及び装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003143242A (ja) * | 2001-11-01 | 2003-05-16 | Hitachi Ltd | データ通信方法及びデータ通信装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5016258A (en) * | 1988-06-10 | 1991-05-14 | Matsushita Electric Industrial Co., Ltd. | Digital modulator and demodulator |
| US5905766A (en) * | 1996-03-29 | 1999-05-18 | Fore Systems, Inc. | Synchronizer, method and system for transferring data |
| JP3031249B2 (ja) | 1996-06-26 | 2000-04-10 | 日本電気株式会社 | 並列データ位相同期回路 |
| JPH10164037A (ja) | 1996-12-02 | 1998-06-19 | Nec Corp | データビット間スキュー調整回路 |
-
1998
- 1998-07-17 JP JP20364498A patent/JP3201352B2/ja not_active Expired - Fee Related
-
1999
- 1999-07-16 US US09/354,180 patent/US6222893B1/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009105938A (ja) * | 1999-12-17 | 2009-05-14 | Hewlett Packard Co <Hp> | ワンホットワードにおけるエラーを検出するための方法及び装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3201352B2 (ja) | 2001-08-20 |
| US6222893B1 (en) | 2001-04-24 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |