JPH05122203A - マンチエスタコード受信回路 - Google Patents
マンチエスタコード受信回路Info
- Publication number
- JPH05122203A JPH05122203A JP3303951A JP30395191A JPH05122203A JP H05122203 A JPH05122203 A JP H05122203A JP 3303951 A JP3303951 A JP 3303951A JP 30395191 A JP30395191 A JP 30395191A JP H05122203 A JPH05122203 A JP H05122203A
- Authority
- JP
- Japan
- Prior art keywords
- output
- exclusive
- input signal
- flip
- unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 ＰＬＬ回路を用いることなく、マンチェスタ
コード化された入力信号中の同期クロック及びシリアル
バイナリデータの抽出を実現したい。 【構成】 本発明は、マンチェスタコード化された入力
信号を遅延する遅延部と、マンチェスタコード化された
入力信号と遅延部出力との排他的論理和をとる第１の排
他的論理和部と、上記マンチェスタコード化された入力
信号をデータ入力端子に取り込み上記第１の排他的論理
和部出力をタイミング端子に取り込む第１のフリップフ
ロップと、該第１のフリップフロップ出力と上記遅延部
出力との排他的論理和をとる第２の排他的論理和部と、
上記第１のフリップフロップ出力をデータ入力端子に取
り込み上記第２の排他的論理和部出力をタイミング端子
に取り込む第２のフリップフロップと、上記第２の排他
的論理和部出力を上記マンチェスタコード化された入力
信号中の周期クロックとして取り出し、第２のフリップ
フロップ出力を上記マンチェスタコード化された入力信
号中のシリアルバイナリデータとして取り出す手段と、
より成る。
コード化された入力信号中の同期クロック及びシリアル
バイナリデータの抽出を実現したい。 【構成】 本発明は、マンチェスタコード化された入力
信号を遅延する遅延部と、マンチェスタコード化された
入力信号と遅延部出力との排他的論理和をとる第１の排
他的論理和部と、上記マンチェスタコード化された入力
信号をデータ入力端子に取り込み上記第１の排他的論理
和部出力をタイミング端子に取り込む第１のフリップフ
ロップと、該第１のフリップフロップ出力と上記遅延部
出力との排他的論理和をとる第２の排他的論理和部と、
上記第１のフリップフロップ出力をデータ入力端子に取
り込み上記第２の排他的論理和部出力をタイミング端子
に取り込む第２のフリップフロップと、上記第２の排他
的論理和部出力を上記マンチェスタコード化された入力
信号中の周期クロックとして取り出し、第２のフリップ
フロップ出力を上記マンチェスタコード化された入力信
号中のシリアルバイナリデータとして取り出す手段と、
より成る。
Description
【０００１】
【産業上の利用分野】本発明は、マンチェスタコード化
された入力信号の受信回路に関する。
された入力信号の受信回路に関する。
【０００２】
【従来の技術】ＰＬＬ回路は、同期（周期）クロックの
抽出に広く用いられている。最近の符号化方式の１つで
あるマンチェスタコード化された入力信号の同期クロッ
クの抽出にもＰＬＬ回路が使われている。ここで、マン
チェスタコード化とは、２進値“１”を送る時にビット
区間の中央で高レベルから低レベルに変化させ、一方
“０”を送る時は逆に低レベルから高レベルへと変化さ
せるコード化方式である。この方式は、直流成分がない
ことから簡易な交流結合増幅器が使えること、クロック
成分を持つため特別のクロック線が要らないこと、符号
自身に誤り検出能力があること、更には、受信器に周波
数ドリフトが生じてもその影響を抑えることができ、ま
たＡＧＣがかけやすいことから光ファイバを使った通信
に好適であること、等の特徴を持つ。
抽出に広く用いられている。最近の符号化方式の１つで
あるマンチェスタコード化された入力信号の同期クロッ
クの抽出にもＰＬＬ回路が使われている。ここで、マン
チェスタコード化とは、２進値“１”を送る時にビット
区間の中央で高レベルから低レベルに変化させ、一方
“０”を送る時は逆に低レベルから高レベルへと変化さ
せるコード化方式である。この方式は、直流成分がない
ことから簡易な交流結合増幅器が使えること、クロック
成分を持つため特別のクロック線が要らないこと、符号
自身に誤り検出能力があること、更には、受信器に周波
数ドリフトが生じてもその影響を抑えることができ、ま
たＡＧＣがかけやすいことから光ファイバを使った通信
に好適であること、等の特徴を持つ。
【０００３】
【発明が解決しようとする課題】マンチェスタコードの
受信にＰＬＬ回路を使う場合、マンチェスタコード化さ
れた入力信号とクロックを同期化させているが、この同
期化のためには、特殊なデータ（例えば、バイナリデー
タ１０１０）が必要であった。更に、ＰＬＬ回路は、価
額も高い問題があった。
受信にＰＬＬ回路を使う場合、マンチェスタコード化さ
れた入力信号とクロックを同期化させているが、この同
期化のためには、特殊なデータ（例えば、バイナリデー
タ１０１０）が必要であった。更に、ＰＬＬ回路は、価
額も高い問題があった。
【０００４】本発明の目的は、ＰＬＬ回路を使うことな
く、簡単な構成により、マンチェスタコード化された入
力信号からクロックとシリアルデータとを抽出可能にす
る受信回路を提供するにある。
く、簡単な構成により、マンチェスタコード化された入
力信号からクロックとシリアルデータとを抽出可能にす
る受信回路を提供するにある。
【０００５】
【課題を解決するための手段】本発明は、マンチェスタ
コード化された入力信号をクロック半周期分遅延する遅
延部と、マンチェスタコード化された入力信号と遅延部
出力との排他的論理和をとる第１の排他的論理和部と、
上記マンチェスタコード化された入力信号をデータ入力
端子に取り込み上記第１の排他的論理和部出力をタイミ
ング端子に取り込む第１のフリップフロップと、該第１
のフリップフロップ出力と上記遅延部出力との排他的論
理和をとる第２の排他的論理和部と、上記第１のフリッ
プフロップ出力をデータ入力端子に取り込み上記第２の
排他的論理和部出力をタイミング端子に取り込む第２の
フリップフロップと、上記第２の排他的論理和部出力を
上記マンチェスタコード化された入力信号中の周期クロ
ックとして取り出し、第２のフリップフロップ出力を上
記マンチェスタコード化された入力信号中のシリアルバ
イナリデータとして取り出す手段と、より成る（請求項
１）。
コード化された入力信号をクロック半周期分遅延する遅
延部と、マンチェスタコード化された入力信号と遅延部
出力との排他的論理和をとる第１の排他的論理和部と、
上記マンチェスタコード化された入力信号をデータ入力
端子に取り込み上記第１の排他的論理和部出力をタイミ
ング端子に取り込む第１のフリップフロップと、該第１
のフリップフロップ出力と上記遅延部出力との排他的論
理和をとる第２の排他的論理和部と、上記第１のフリッ
プフロップ出力をデータ入力端子に取り込み上記第２の
排他的論理和部出力をタイミング端子に取り込む第２の
フリップフロップと、上記第２の排他的論理和部出力を
上記マンチェスタコード化された入力信号中の周期クロ
ックとして取り出し、第２のフリップフロップ出力を上
記マンチェスタコード化された入力信号中のシリアルバ
イナリデータとして取り出す手段と、より成る（請求項
１）。
【請求項２】 更に本発明は、上記第１の排他的論理和
部と第１のフリップフロップのタイミング端子との間
に、排他的論理和部出力及び該第１の排他的論理和部に
よるハザード除去用所定遅延出力とを入力とする論理和
部を設けた（請求項２）。
部と第１のフリップフロップのタイミング端子との間
に、排他的論理和部出力及び該第１の排他的論理和部に
よるハザード除去用所定遅延出力とを入力とする論理和
部を設けた（請求項２）。
【０００７】
【作用】本発明によれば、遅延部及び第１、第２の排他
的論理和部、第１、第２のフリップフロップを組み合わ
せることによって、ＰＬＬ回路と同様なクロックの抽出
及びシルアルバイナリデータの抽出を行う（請求項
１）。
的論理和部、第１、第２のフリップフロップを組み合わ
せることによって、ＰＬＬ回路と同様なクロックの抽出
及びシルアルバイナリデータの抽出を行う（請求項
１）。
【０００８】更に本発明によれば、論理和部を設けるこ
とによって、ハザードの悪影響を除く（請求項２）。
とによって、ハザードの悪影響を除く（請求項２）。
【０００９】
【実施例】図１は本発明の受信回路の実施例図、図２は
そのタイムチャートである。図１の構成要素は以下であ
る。 正論理バッファ１、９、１０、１１…入力に対して出力
がそのままの論理で出力するものであり、波形整形用に
使う。但し、バッファ９、１０、１１はタイミング調整
のための遅延の機能をも持たせてある。ここで、タイミ
ング調整とは、第２の排他的論理和部７でのタイミング
であり、更には、第２のフリップフロップ８でのデータ
ラッチタイミングでもある。 遅延部２…一定量ｘの遅延量を持つ遅延回路である。こ
こで、遅延量ｘは、送信側クロックの半周期分相当値が
好ましい。 排他的論理和部３、７…２つの入力信号が同一論理の時
のみ“０”出力、その他は“１”出力を行う。
そのタイムチャートである。図１の構成要素は以下であ
る。 正論理バッファ１、９、１０、１１…入力に対して出力
がそのままの論理で出力するものであり、波形整形用に
使う。但し、バッファ９、１０、１１はタイミング調整
のための遅延の機能をも持たせてある。ここで、タイミ
ング調整とは、第２の排他的論理和部７でのタイミング
であり、更には、第２のフリップフロップ８でのデータ
ラッチタイミングでもある。 遅延部２…一定量ｘの遅延量を持つ遅延回路である。こ
こで、遅延量ｘは、送信側クロックの半周期分相当値が
好ましい。 排他的論理和部３、７…２つの入力信号が同一論理の時
のみ“０”出力、その他は“１”出力を行う。
【００１０】遅延部４…排他的論理和部３によるハザー
ドの除去の目的であり、排他的論理和部３によるハザー
ド除去のための所定の遅延量ｘ1を持つ。この出力は、
ハザードの悪影響を防止する目的に使用する。 論理和部５…ハザード除去のための論理和を実行する目
的に設けた。 フリップフロップ６、８…Ｄタイプのフリップフロップ
であり、タイミング端子Ｔへのタイミング入力信号の立
上り（０→１への立上りのこと）でその時のデータ入力
端子への入力信号をラッチする。サンプリングの目的の
ために設置した。マンチェスタコード化された入力信号
Ｉ…この入力信号Ｉは、図２に示す通りマンチェスタコ
ード化されたものである。この入力信号Ｉには、シリア
ルバイナリデータＳ1とクロックＳ2とが組み込まれてお
り、本実施例図は、入力信号Ｉからシリアルバイナリデ
ータＳ1とクロックＳ2とを抽出することを目的とする。
ドの除去の目的であり、排他的論理和部３によるハザー
ド除去のための所定の遅延量ｘ1を持つ。この出力は、
ハザードの悪影響を防止する目的に使用する。 論理和部５…ハザード除去のための論理和を実行する目
的に設けた。 フリップフロップ６、８…Ｄタイプのフリップフロップ
であり、タイミング端子Ｔへのタイミング入力信号の立
上り（０→１への立上りのこと）でその時のデータ入力
端子への入力信号をラッチする。サンプリングの目的の
ために設置した。マンチェスタコード化された入力信号
Ｉ…この入力信号Ｉは、図２に示す通りマンチェスタコ
ード化されたものである。この入力信号Ｉには、シリア
ルバイナリデータＳ1とクロックＳ2とが組み込まれてお
り、本実施例図は、入力信号Ｉからシリアルバイナリデ
ータＳ1とクロックＳ2とを抽出することを目的とする。
【００１１】動作を説明する。マンチェスタコード化さ
れた入力信号Ｉは、遅延部２でクロックの半周期分
（ｘ）に遅延され、この遅延出力Ｃと入力信号Ｉ（及び
Ａ）とが排他的論理和部３に入力する。排他的論理和部
３では、信号Ｉ中の、クロックＳ2の半周期と同じ周期
の信号成分（Ｉ1、Ｉ2）に対しては連続した“１”信号
（Ｃ1）を生成し、クロックＳ2の半周期よりも大きな周
期の信号成分（Ｉ3、Ｉ4）に対しては、半周期分の遅延
のため、その信号成分の途中で“１”信号から“０”信
号になったり信号（Ｃ2）が得られる。
れた入力信号Ｉは、遅延部２でクロックの半周期分
（ｘ）に遅延され、この遅延出力Ｃと入力信号Ｉ（及び
Ａ）とが排他的論理和部３に入力する。排他的論理和部
３では、信号Ｉ中の、クロックＳ2の半周期と同じ周期
の信号成分（Ｉ1、Ｉ2）に対しては連続した“１”信号
（Ｃ1）を生成し、クロックＳ2の半周期よりも大きな周
期の信号成分（Ｉ3、Ｉ4）に対しては、半周期分の遅延
のため、その信号成分の途中で“１”信号から“０”信
号になったり信号（Ｃ2）が得られる。
【００１２】遅延部４では、出力Ｃをｘ1（ｎｓ）遅延
させるが、この時の理由及び動作を図３に示す。図３で
Ｐ部の拡大した図を、下部に示す。排他的論理和部３で
は、この拡大図に示すように、入力Ａ、Ｂは互いに論理
不定部分を持ち、これを排他論理して出力すると、出力
Ｃはこの不定部分でハザードが発生する。ハザードは、
Ａ、Ｂのすべての立ち上げ、立ち下げ部分で発生し、ノ
イズとなってしまう。そこで、このハザードを除去する
ために、ハザード幅τよりも大きな遅延量ｘ1を出力Ｃ
にかけ、本来のＣと遅延量をかけて得た遅延出力とで論
理和部５で論理和をとれば、ハザードによるノイズ成分
は除去できることになる。尚、図３の信号Ｄには、この
遅延量ｘ1をかけた様子が一部示されている。
させるが、この時の理由及び動作を図３に示す。図３で
Ｐ部の拡大した図を、下部に示す。排他的論理和部３で
は、この拡大図に示すように、入力Ａ、Ｂは互いに論理
不定部分を持ち、これを排他論理して出力すると、出力
Ｃはこの不定部分でハザードが発生する。ハザードは、
Ａ、Ｂのすべての立ち上げ、立ち下げ部分で発生し、ノ
イズとなってしまう。そこで、このハザードを除去する
ために、ハザード幅τよりも大きな遅延量ｘ1を出力Ｃ
にかけ、本来のＣと遅延量をかけて得た遅延出力とで論
理和部５で論理和をとれば、ハザードによるノイズ成分
は除去できることになる。尚、図３の信号Ｄには、この
遅延量ｘ1をかけた様子が一部示されている。
【００１３】フリップフロップ６では出力Ｅの立上りの
タイミング（０→１）でデータ入力端子Ｄに入力するデ
ータＡをラッチする。これによって、ラッチ出力Ｆを得
る。これによって、クロックＳ2の半周期よりも大きな
周期の信号成分（Ｉ3、Ｉ4）をラッチできたことにな
る。次の排他的論理和部７では、出力Ｆと３段シリアル
接続の正論理バッファ９、１０、１１を通ってきた出力
との排他的論理和をとる。３段シリアル接続の正論理バ
ッファ９、１０、１１は、論理和部７及びフリップフロ
ップ８でのタイミング調整（遅れ補償）のために設け
た。従って、タイミング調整不要な高速論理素子（３、
５、６）を使用すれば必ずしも必要でない。この排他的
論理和部７を通すことにより、マンチェスタコード化さ
れた入力信号中に組み込まれている同期クロックを抽出
できた。
タイミング（０→１）でデータ入力端子Ｄに入力するデ
ータＡをラッチする。これによって、ラッチ出力Ｆを得
る。これによって、クロックＳ2の半周期よりも大きな
周期の信号成分（Ｉ3、Ｉ4）をラッチできたことにな
る。次の排他的論理和部７では、出力Ｆと３段シリアル
接続の正論理バッファ９、１０、１１を通ってきた出力
との排他的論理和をとる。３段シリアル接続の正論理バ
ッファ９、１０、１１は、論理和部７及びフリップフロ
ップ８でのタイミング調整（遅れ補償）のために設け
た。従って、タイミング調整不要な高速論理素子（３、
５、６）を使用すれば必ずしも必要でない。この排他的
論理和部７を通すことにより、マンチェスタコード化さ
れた入力信号中に組み込まれている同期クロックを抽出
できた。
【００１４】フリップフロップ８では、抽出クロックＧ
の立上り（０→１）で、出力Ｆのデータをラッチする。
このラッチ出力Ｈはマンチェスタコード化された入力信
号中に組み込まれているシリアルバイナリデータであ
る。Ｇ、Ｈが送信側同期クロックＳ2、送信側シリアル
バイナリデータＳ1と同一信号形態であることは図２に
示す通りであり、かくして、マンチェスタコード化され
た入力信号の復号化が実現できた。尚、排他的論理和部
３にハザードがなければ、遅延部４及び論理和部５は必
要ない。
の立上り（０→１）で、出力Ｆのデータをラッチする。
このラッチ出力Ｈはマンチェスタコード化された入力信
号中に組み込まれているシリアルバイナリデータであ
る。Ｇ、Ｈが送信側同期クロックＳ2、送信側シリアル
バイナリデータＳ1と同一信号形態であることは図２に
示す通りであり、かくして、マンチェスタコード化され
た入力信号の復号化が実現できた。尚、排他的論理和部
３にハザードがなければ、遅延部４及び論理和部５は必
要ない。
【００１５】
【発明の効果】本発明によれば、ＰＬＬ回路を用いるこ
となく、簡単な論理回路と遅延部とフリップフロップと
を用いて、マンチェスタコード化された入力信号中の同
期クロック、シリアルバイナリデータの抽出ができた。
となく、簡単な論理回路と遅延部とフリップフロップと
を用いて、マンチェスタコード化された入力信号中の同
期クロック、シリアルバイナリデータの抽出ができた。
【図１】本発明の受信回路の実施例図である。
【図２】本発明のタイムチャート例を示す図である。
【図３】本発明のハザード除去のためのタイムチャート
例を示す図である。
例を示す図である。
１、９、１０、１１ 正論理バッファ ２、４ 遅延部 ３、７ 排他的論理和部 ５ 論理和部 ６、８ フリップフロップ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｈ０３Ｌ 7/00 Ｂ 9182−5Ｊ
Claims (2)
- 【請求項１】 マンチェスタコード化された入力信号を
クロックの半周期分遅延する遅延部と、マンチェスタコ
ード化された入力信号と遅延部出力との排他的論理和を
とる第１の排他的論理和部と、上記マンチェスタコード
化された入力信号をデータ入力端子に取り込み上記第１
の排他的論理和部出力をタイミング端子に取り込む第１
のフリップフロップと、該第１のフリップフロップ出力
と上記遅延部出力との排他的論理和をとる第２の排他的
論理和部と、上記第１のフリップフロップ出力をデータ
入力端子に取り込み上記第２の排他的論理和部出力をタ
イミング端子に取り込む第２のフリップフロップと、上
記第２の排他的論理和部出力を上記マンチェスタコード
化された入力信号中の周期クロックとして取り出し、第
２のフリップフロップ出力を上記マンチェスタコード化
された入力信号中のシリアルバイナリデータとして取り
出す手段と、より成るマンチェスタコード受信回路。 - 【請求項２】 上記第１の排他的論理和部と第１のフリ
ップフロップのタイミング端子との間に、排他的論理和
部出力及び該第１の排他的論理和部によるハザート除去
用所定遅延出力とを入力とする論理和部を設けてなる請
求項１のマンチェスタコード受信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3303951A JPH05122203A (ja) | 1991-10-23 | 1991-10-23 | マンチエスタコード受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3303951A JPH05122203A (ja) | 1991-10-23 | 1991-10-23 | マンチエスタコード受信回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05122203A true JPH05122203A (ja) | 1993-05-18 |
Family
ID=17927255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3303951A Pending JPH05122203A (ja) | 1991-10-23 | 1991-10-23 | マンチエスタコード受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05122203A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0918344A (ja) * | 1995-06-22 | 1997-01-17 | Fr Telecom | マンチェスター符号化復号化装置 |
| US5600634A (en) * | 1994-03-17 | 1997-02-04 | Nissan Motor Co., Ltd. | Multiplex serial data communication circuit network with superposed clock and data signals |
| JP2005160042A (ja) * | 2003-10-30 | 2005-06-16 | Matsushita Electric Ind Co Ltd | Ａｓｋ復調装置およびそれを用いた無線装置 |
-
1991
- 1991-10-23 JP JP3303951A patent/JPH05122203A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5600634A (en) * | 1994-03-17 | 1997-02-04 | Nissan Motor Co., Ltd. | Multiplex serial data communication circuit network with superposed clock and data signals |
| JPH0918344A (ja) * | 1995-06-22 | 1997-01-17 | Fr Telecom | マンチェスター符号化復号化装置 |
| JP2006203942A (ja) * | 1995-06-22 | 2006-08-03 | Fr Telecom | 符号化装置、復号化装置および方法 |
| JP2005160042A (ja) * | 2003-10-30 | 2005-06-16 | Matsushita Electric Ind Co Ltd | Ａｓｋ復調装置およびそれを用いた無線装置 |
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